Stratix® 10 FPGA Developer Center

Das FPGA Developer Center ist in branchenübliche Phasen unterteilt, die Ihnen verschiedene Ressourcen zur Verfügung stellen, um Ihr FPGA Design zu vervollständigen. Jeder Designschritt wird in den erweiterbaren Unterabschnitten mit Links beschrieben, die es Ihnen ermöglichen, die verschiedenen Geräteserien der Generation 10 auszuwählen und zwischen ihnen zu wechseln.

1. Geräteinformationen

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Stratix® 10 GX/SX – Geräteübersicht

Datenblatt für Stratix® 10 Gerät

Pin-Anschlussrichtlinien für Stratix® GX, MX und SX Gerätefamilie

Stratix® 10 Taktungs- und PLL-Benutzerhandbuch

Stratix® 10 Konfiguration Benutzerhandbuch

Stratix® 10 Allzweck-I/O-Benutzerhandbuch

Anleitung für Stratix® 10 High-Speed-LVDS-I/O

Stratix® 10 JTAG Boundary-Scan Test-Benutzerhandbuch

Stratix® 10 Logik-Array-Blöcke und adaptive Logikmodule Benutzerhandbuch

Stratix® 10 Energieverwaltung Benutzerhandbuch

Stratix® 10 SEU Mitigation Benutzerhandbuch

Stratix® 10 Analog-Digital-Wandler Benutzerhandbuch

Stratix® 10 Richtlinien für das Gerätedesign

Stratix® 10 Embedded-Speicher Benutzerhandbuch

Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch

Stratix® 10 MX (DRAM System-in-Package) – Übersicht über die Bauelemente

Benutzerhandbuch für Mailbox Client Stratix® 10 FPGA IP Core

AN 692: Überlegungen zur Leistungssequenzierung für Agilex™, Stratix® 10, Cyclone® 10 GX und Arria® 10 und Geräte

AN 766: Stratix® 10 Geräte, Design-Richtlinie für das Layout der Hochgeschwindigkeitssignalschnittstelle

AN 778: Verwendung von Stratix® 10-L-Tile/H-Tile-Transceivern
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Schulungen und Videos

Konfiguration für Stratix® 10 Geräte

Stratix® 10 Transceiver Grundlagen
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Entwicklungskits

Stratix® 10 GX FPGA Entwicklungskit

Stratix® 10 GX Signalintegritäts-Entwicklungskit

Stratix® 10 SX SoC Entwicklungskit
Stratix® 10 TX Signalintegritäts-Entwicklungskit
Stratix® 10 MX FPGA Entwicklungskit
Stratix® 10 DX FPGA Entwicklungskit
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2. Schnittstellenprotokoll

Dokumentation

Benutzerhandbücher
Externe Speicherschnittstellen

Stratix® 10 externe Speicherschnittstellen IP Benutzerhandbuch

Stratix® 10 externe Speicherschnittstellen IP Designbeispiel Benutzerhandbuch

Stratix® 10 MX HBM2 IP Benutzerhandbuch

FPGA PHYLite für parallele Schnittstellen IP Core Benutzerhandbuch
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Benutzerhandbücher/Anwendungshinweise
Ethernet-Benutzerhandbücher

FPGA Triple-Speed Ethernet IP Core – Benutzerhandbuch

FPGA Low Latency Ethernet 10G MAC Benutzerhandbuch

Stratix® 10 1G/2-5G/5G/10G Multi-Rate Ethernet PHY IP Core Benutzerhandbuch

Stratix® 10 10GBASE-KR PHY IP Core Benutzerhandbuch

Stratix® 10 Low Latency 40-Gbps Ethernet IP Kern Benutzerhandbuch

Stratix® 10 Low Latency 100-Gbit/s Ethernet IP Kern Benutzerhandbuch

Stratix® 10 E-Tile Transceiver PHY Benutzerhandbuch

Stratix® 10 H-Tile Hard IP for Ethernet IP Core Benutzerhandbuch

AN 735: Altera® Low Latency Ethernet 10G MAC IP Core Migrationsrichtlinien

AN 808: Migrationsrichtlinien von Arria® 10 auf Stratix® 10 für 10G-Ethernet-Subsysteme

AN 830: FPGA Triple-Speed Ethernet und On-Board PHY Chip Referenzdesign
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Benutzerhandbücher
PCI-Express*

Stratix® 10 Avalon®-mm-Schnittstelle für PCIe*-Lösungen Benutzerhandbuch

Stratix® 10 Avalon-ST- und Single-Root I/O-Virtualisierungsschnittstelle (SRIOV) für PCIe-Lösungen Benutzerhandbuch

Stratix® 10 Konfiguration über Protokoll (CvP) Implementierung Benutzerhandbuch
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Anwendungshinweise
Andere serielle IP

AN 782: Interlaken IP Core Funktions- und Schnittstellenunterschiede zwischen Stratix® 10-, Arria® 10- und Stratix-V-Geräten

AN 804: Implementierung von ADC-Stratix® 10 Multi-Link Design mit JESD204B RX IP Core

AN 809: SerialLite III IP Core Funktions- und Schnittstellenunterschiede zwischen Stratix® 10, Arria® 10 und Stratix V
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Benutzerhandbücher
Transceiver PHY

Stratix® 10 L- und H-Tile Transceiver PHY Benutzerhandbuch
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Benutzerhandbücher
Digitale Signalverarbeitung (DSP)

Anleitung für LDPC IP Core

Anleitung für ALTERA_CORDIC IP Core

BCH IP Core Benutzerhandbuch

FFT IP Core Benutzerhandbuch

Anleitung für FIR II IP Core

Anleitung für Viterbi IP Core

Anleitung für Turbo IP Core

Festkomma-IP-Cores (ALTERA_FIXEDPOINT_FUNCTIONS) – Benutzerhandbuch

Anleitung für High-Speed Reed-Solomon IP Core

Anleitung für NCO IP Core

Zufallszahlengenerator IP Core Benutzerhandbuch
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Benutzerhandbücher
Eingebettet

FPGA SDI II IP Core Benutzerhandbuch
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Benutzerhandbücher
Audio und Video

Embedded Peripherie-IP – Benutzerhandbuch
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Designbeispiel Benutzerhandbücher
Ethernet

Stratix® 10 Low Latency 100G Ethernet Designbeispiel Benutzerhandbuch

FPGA Low Latency Ethernet 10G MAC Designbeispiel Benutzerhandbuch für Stratix® 10 Geräte

Stratix® 10 Low Latency 40G Ethernet Designbeispiel Benutzerhandbuch

Stratix® 10 H-Tile Hard IP for Ethernet Designbeispiel Benutzerhandbuch
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Designbeispiel Benutzerhandbücher
PCI-Express*

Stratix® 10 Avalon®-MM Hard IP für PCIe* Designbeispiel Benutzerhandbuch

Stratix® 10 Avalon-ST Hard IP für PCIe Designbeispiel Benutzerhandbuch
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Designbeispiel Benutzerhandbücher
Andere serielle IP

Interlaken IP Core (2nd Generation) Designbeispiel Benutzerhandbuch

FPGA JESD204B Designbeispiel Benutzerhandbuch für Stratix® 10 Geräte

JESD204B IP Core Designbeispiel Benutzerhandbuch

SerialLite III Streaming IP Core Designbeispiel Benutzerhandbuch für Stratix® 10 Geräte
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Schulungen und Videos
Externe Speicherschnittstelle

Leitfaden für den neuen Spezifikationsschätzer für externe Speicherschnittstellen (EMIF)

Einführung in Speicherschnittstellen IP in Stratix® 10 Geräten

HBM2-Schnittstellen (High Bandwidth Memory) in Stratix® 10 MX-Geräten: Einführung, Architektur

HBM2-Schnittstellen (High Bandwidth Memory) in Stratix® 10 MX-Geräten: HBMC-Funktionen

HBM2-Schnittstellen (High Bandwidth Memory) in Stratix® 10 MX-Geräten: Implementierung
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Referenzdesigns
PCI-Express*

Referenzdesign: Gen3x8 AVMM DMA – Stratix® 10
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3. Entwurfsplanung

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Benutzerhandbuch für erste Schritte: Quartus® Prime Pro Edition

Platform Designer Benutzerhandbuch: Quartus® Prime Pro Edition

DSP Builder für FPGAs

Stratix® 10 Richtlinien für das Gerätedesign

AN 821: Schnittstellenplanung für Stratix® 10 FPGAs
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Schulungen und Videos

Schnelles und einfaches I/O-Systemdesign mit Schnittstellenplaner
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4. Designeintrag

Dokumentation

Die Quartus® Prime Pro Edition Software bietet einen ausgereiften Synthesizer, mit dem Sie Ihre Designs mit maximaler Flexibilität eingeben können. Wenn Sie mit diesen Sprachen noch nicht vertraut sind, können Sie Online-Beispiele oder integrierte Vorlagen verwenden, um Ihnen den Einstieg zu erleichtern.

Die Software Quartus® Prime Pro Edition bietet Verilog- und VHDL-Vorlagen für häufig verwendete Strukturen. Weitere Informationen zur Verwendung dieser Vorlagen finden Sie im Abschnitt "Verwenden bereitgestellter HDL-Vorlagen" im Quartus® Prime Pro-Handbuch.

Die Quartus® Prime-Designsoftware wird auch mit dem High Level Synthesis Compiler geliefert, der eine C++-Funktion in eine RTL-Implementierung synthetisiert, die für FPGA Produkte optimiert ist.

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Whitepaper

Designempfehlungen Benutzerhandbuch: Quartus® Prime Pro Edition

High Level Synthesis Compiler – Handbuch für die ersten Schritte

High Level Synthesis Compiler Benutzerhandbuch

Scripting-Benutzerhandbuch: Quartus® Prime Pro Edition

Advanced Synthesis Kochbuch

High Level Synthesis Compiler – Best-Practice-Leitfaden

High Level Synthesis Compiler Referenzhandbuch

Versionshinweise für High Level Synthesis Compiler

Anwendung der Vorteile der Network-on-a-Chip-Architektur auf FPGA Systemdesign
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Designbeispiele

Platform Designer Designbeispiele

Platform Designer Pro Tutorial Designbeispiel für Arria® 10 FPGA

Platform Designer Tutorial Designbeispiel für Arria® 10 FPGA

Platform Designer Tutorial Designbeispiel

Quartus® Designbeispiele
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Schulungen und Videos

Verwendung der Quartus® Prime-Software: Eine Einführung

Einführung in Verilog HDL

Verilog HDL – Grundlagen

Fortgeschrittene Verilog HDL Designtechniken

SystemVerilog mit der Quartus® II Software

VHDL-Grundlagen

Einführung in Platform Designer

Platform Designer in der Quartus® Prime Pro Edition Software

Erstellen eines Systemdesigns mit Platform Designer: Erste Schritte

Verwendung der Spectra-Q-Synthese in der Quartus® Prime-Software
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Softwaredownloads

Download-Center für alle Versionen der Quartus® Prime Software
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5. Simulation und Verifizierung

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Quartus® Prime Pro Edition Benutzerhandbuch: Simulation von Drittanbietern

Simulation Quick-Start für ModelSim*-Intel® FPGA Edition

Avalon® Verifizierung IP Suite Benutzerhandbuch

Altera® FPGA Softwareinstallation und -lizenzierung

Simulation des a8251-Modells mit der Visual IP-Software

Simulation des a8259-Modells mit der Visual IP-Software

Simulation des Reed-Solomon-Modells mit der Visual IP-Software

Simulation des Turbo-Encoder/Decoder-Modells mit der Visual IP-Software

AN 811: Verwendung des Avery BFM für PCI Express* Gen3x16 Simulation auf Stratix® 10-Geräten

AN 351: Simulation von Nios® II Prozessordesigns

AN 585: Simulations-Debugging mit Triple Speed Ethernet Testbench

Simulation von FPGA Geräten mit IBIS-Modellen
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Designbeispiele
Avalon® Verifizierung IP Suite Designbeispiel
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Schulungen und Videos

Erweitertes Systemdesign mit Qsys: Systemverifizierung mit System Console

Erweitertes Systemdesign mit Qsys: Komponenten- und Systemsimulation

Avalon® Verifizierungs-Suite

Überprüfung der IP der Speicherschnittstellen in Stratix® 10 Geräten
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FPGA Wiki

Simulation von Designs mit Qsys-Systemen der unteren Ebene
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Softwaredownloads

Software für Quartus®
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6. Implementierung und Optimierung

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Compiler-Benutzerhandbuch: Quartus® Prime Pro Edition

Benutzerhandbuch für die Designoptimierung: Quartus® Prime Pro Edition

Synthese-Benutzerhandbuch von Drittanbietern: Quartus® Prime Pro Edition

Designeinschränkungen Benutzerhandbuch: Quartus® Prime Pro Edition

Benutzerhandbuch für blockbasiertes Design: Quartus® Prime Pro Edition

Benutzerhandbuch für partielle Neukonfiguration: Quartus® Prime Pro Edition

DSP Builder für FPGAs

Stratix® 10 Handbuch für Hochleistungsdesign

Datenblatt für Stratix® 10 Gerät

Stratix® 10 Richtlinien für das Gerätedesign

AN 716: Hyper-Optimierung für Stratix® 10 Designs

AN 715: Hyper-Pipelining für Stratix® 10 Designs
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Schulungen und Videos

Einführung in Hyper-Retiming

Beseitigung von Hindernissen für Hyper-Retiming

Einführung in die inkrementelle Kompilierung

Inkrementelle blockbasierte Kompilierung in der Quartus® Prime Pro Software: Einführung

Inkrementelle blockbasierte Kompilierung in der Quartus® Prime Pro Software: Designpartitionierung

Erweiterte Optimierung mit Stratix® 10 FPGA Hyperflex™ Architektur

Hyper-Optimierungstechniken 1: Schleifenanalyse und Lösungen

Hyper-Optimierungstechniken 2: Vorberechnung

Hyper-Optimierungstechniken 3: Shannon'sche Zerlegung

Einführung in die Hyperoptimierung

Quartus® Prime Software Hyper-Aware Design Flow

Einführung in Hyper-Pipelining

Leistungsoptimierung mit Stratix® 10 FPGA Hyperflex Architektur

Stratix® 10 Hyperflex Design: Analyse kritischer Ketten

Der Hyperflex FPGA Optimization Workshop

Verwenden von Fast Forward Compile für die Hyperflex-Architektur
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7. Timing-Analyse

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Überblick über die Timing-Analyse

Benutzerhandbuch für Timing Analyzer (Quartus® Prime Pro Edition)

Quartus® II Scripting-Referenzhandbuch

SDC und TimeQuest API Referenzhandbuch

Quartus® Prime Timing Analyzer Kochbuch

AN 366: Grundlegendes zum I/O-Ausgangs-Timing für Altera®-Geräte

AN 471: Leistungsstarke FPGA-PLL-Analyse mit TimeQuest

AN 433: Einschränken und Analysieren von quellsynchronen Schnittstellen

AN 775: Richtlinien für die Generierung von I/O-Timing-Informationen
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Designbeispiele

Designbeispiele für Timing Analyzer
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Schulungen und Videos
Quartus® Prime Pro Software Timing-Analyse – Teil 1: Timing-Analysator
Quartus® Prime Pro Software Timing-Analyse – Teil 2: SDC-Sammlungen
Quartus® Prime Pro Software Timing-Analyse – Teil 3: Taktbeschränkungen
Quartus® Prime Pro Software Timing-Analyse – Teil 4: E/A-Schnittstellen
Quartus® Prime Pro Software Timing-Analyse – Teil 5: Timing-Ausnahmen
Timing-Analyse: Vorlesung
Timing-Analyse: Praktische Übungen
FPGA zeitlicher Abschluss: Vortrag
FPGA Timing-Abschluss: Praktische Übung
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FPGA Wiki

Quellsynchrone Schnittstellen zwischen FPGA FPGAs

Quellsynchrone Analyse mit TimeQuest

Einschränken von Edge Aligned Source Synch-Eingabeschnittstellen in TimeQuest

Einschränken von zentrumsorientierten, synchronen Quelleingabeschnittstellen in TimeQuest
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8. On-Chip-Debugging

Dokumentation

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Programmierer-Benutzerhandbuch: Quartus® Prime Pro Edition

Analysieren und Debuggen von Designs mit der System Console

Design-Debugging mit systeminternen Quellen und Sonden

Benutzerhandbuch für Debug-Tools: Quartus® Prime Pro Edition

FPGA Virtual JTAG (FPGA_virtual_jtag) IP Core Benutzerhandbuch

Analysieren und Debuggen von Designs mit der System Console

FPGA-adaptives Software-Debugging und Leistungsanalyse

System Trace Macrocell bietet große Vorteile für Hochleistungs-SoC System-Debugging

ByteBlaster II Download Kabel Benutzerhandbuch

FPGA USB-Download-Kabel Benutzerhandbuch

FPGA Download Cable II Benutzerhandbuch

EthernetBlaster Kommunikationskabel Benutzerhandbuch

BSDL-Unterstützung

AN 827: Einheitliches Tool zum Generieren von Programmierdateien

AN 323: Verwendung von SignalTap II Embedded Logic Analyzern in SOPC Builder Systems, Design-Dateien

AN 446: Debugging Nios® II Systemen mit dem SignalTap II Logikanalysator

AN 693: Remote-Hardware-Debugging über TCP/IP für FPGA SoC

AN 541: SerialLite II Hardware-Debugging-Anleitung

AN 543: Debuggen Nios II Software mit dem Lauterbach-Debugger

AN 585: Simulations-Debugging mit Triple Speed Ethernet Testbench

AN 624: Debuggen mit der Systemkonsole über TCP/IP
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Designbeispiele

Debugging mit System Console over TCP/IP (SCTCP) Designbeispiel
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Schulungen und Videos

Debuggen der Integrität der JTAG-Kette

On-Chip-Debugging von Speicherschnittstellen-IP in Arria® 10-Geräten

SoC-Hardware-Übersicht: Systemverwaltung, Debugging und Allzweck-Peripheriegeräte

Die Quartus® Software Debugging Tools
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FPGA Wiki

Entwicklungs-Mainboards und -Kits

Systemkonsole

Arria® 10 EMIF Debug-GUI

Arria® 10: Debuggen mehrerer EMIFs
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Softwaredownloads

FPGA Programmiersoftware

Software für FPGA Jam™ STAPL

Informationen zu Kabel- und Adaptertreibern

Software MAX+PLUS® II

FPGA Legacy-Software

Quartus® Prime Software Eigenständiger Programmierer

FPGA eigenständige Programmierer-Software

Quartus® Prime Software
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