Stratix® 10 FPGA Developer Center
Das FPGA Developer Center ist in branchenübliche Phasen unterteilt, die Ihnen verschiedene Ressourcen zur Verfügung stellen, um Ihr FPGA Design zu vervollständigen. Jeder Designschritt wird in den erweiterbaren Unterabschnitten mit Links beschrieben, die es Ihnen ermöglichen, die verschiedenen Geräteserien der Generation 10 auszuwählen und zwischen ihnen zu wechseln.
1. Geräteinformationen
Dokumentation
Schulungen und Videos |
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2. Schnittstellenprotokoll
Dokumentation
Anwendungshinweise |
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Andere serielle IP |
AN 804: Implementierung von ADC-Stratix® 10 Multi-Link Design mit JESD204B RX IP Core |
Benutzerhandbücher |
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Transceiver PHY |
Benutzerhandbücher |
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Digitale Signalverarbeitung (DSP) |
Festkomma-IP-Cores (ALTERA_FIXEDPOINT_FUNCTIONS) – Benutzerhandbuch |
Benutzerhandbücher |
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Audio und Video |
Designbeispiel Benutzerhandbücher |
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PCI-Express* |
Stratix® 10 Avalon®-MM Hard IP für PCIe* Designbeispiel Benutzerhandbuch |
Stratix® 10 Avalon-ST Hard IP für PCIe Designbeispiel Benutzerhandbuch |
Referenzdesigns |
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PCI-Express* |
3. Entwurfsplanung
Dokumentation
Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise |
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Benutzerhandbuch für erste Schritte: Quartus® Prime Pro Edition |
Platform Designer Benutzerhandbuch: Quartus® Prime Pro Edition |
Schulungen und Videos |
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Schnelles und einfaches I/O-Systemdesign mit Schnittstellenplaner |
4. Designeintrag
Dokumentation
Die Quartus® Prime Pro Edition Software bietet einen ausgereiften Synthesizer, mit dem Sie Ihre Designs mit maximaler Flexibilität eingeben können. Wenn Sie mit diesen Sprachen noch nicht vertraut sind, können Sie Online-Beispiele oder integrierte Vorlagen verwenden, um Ihnen den Einstieg zu erleichtern.
Die Software Quartus® Prime Pro Edition bietet Verilog- und VHDL-Vorlagen für häufig verwendete Strukturen. Weitere Informationen zur Verwendung dieser Vorlagen finden Sie im Abschnitt "Verwenden bereitgestellter HDL-Vorlagen" im Quartus® Prime Pro-Handbuch.
Die Quartus® Prime-Designsoftware wird auch mit dem High Level Synthesis Compiler geliefert, der eine C++-Funktion in eine RTL-Implementierung synthetisiert, die für FPGA Produkte optimiert ist.
Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Whitepaper |
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Designempfehlungen Benutzerhandbuch: Quartus® Prime Pro Edition |
High Level Synthesis Compiler – Handbuch für die ersten Schritte |
Anwendung der Vorteile der Network-on-a-Chip-Architektur auf FPGA Systemdesign |
5. Simulation und Verifizierung
Dokumentation
6. Implementierung und Optimierung
Dokumentation
7. Timing-Analyse
Dokumentation
Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise |
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Benutzerhandbuch für Timing Analyzer (Quartus® Prime Pro Edition) |
AN 366: Grundlegendes zum I/O-Ausgangs-Timing für Altera®-Geräte |
AN 433: Einschränken und Analysieren von quellsynchronen Schnittstellen |
AN 775: Richtlinien für die Generierung von I/O-Timing-Informationen |
8. On-Chip-Debugging
Dokumentation
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