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• Intel Quartus Prime Pro Edition Benutzerhandbuch: Leistungsanalyse und -optimierung ›
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Design-Einschränkungen ›
• Intel Quartus Prime Pro Edition Benutzerhandbuch: PCB-Design-Tools ›
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Intel® Quartus® Prime Standard Edition Benutzerhandbücher:

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Was ist der Unterschied zwischen Pro und Standard Edition?

Intel® Quartus® Prime Software-Schulung

Intel bietet verschiedene Arten von Schulungen an, sowohl online als auch persönlich, um Sie schnell mit dem Intel® Quartus® Prime Design Flow vertraut zu machen. Hier sind einige empfohlene Schulungskurse, um Ihnen den Einstieg zu erleichtern.

Intel® Quartus® Prime Software-Schulung

Viele weitere Schulungen sind verfügbar. Einen vollständigen Katalog finden Sie auf der Seite Intel® FPGA-Schulung.

1. E/A-Planung

Übersicht über die E/A-Planung

Die E/A-Planung erfolgt in einem frühen Stadium des FPGA-Designs, um eine erfolgreiche Platzierung in Ihrem Zielgerät sicherzustellen und gleichzeitig dedizierte Pin- und Timing-Einschränkungen zu erfüllen. Die Intel® Quartus® Prime Pro Edition-Software bietet zwei Tools zur Verwaltung des komplexen Prozesses der Erfüllung der vielen Einschränkungen der E/A-Platzierung.

Interface Planner verwaltet die Komplexität der Integration mehrerer Module mit hohen Anforderungen an die Pin-Zuweisung (z. B. PCI Express*, DDR und PLL-Kerne (Intellectual Property) (IP)). Der Interface Planner interagiert dynamisch mit dem Intel® Quartus® Prime Fitter, um die Rechtmäßigkeit der Platzierung während der Planung zu überprüfen. Sie können verschiedene Grundrisse mit interaktiven Berichten bewerten, um die beste Umsetzung genau zu planen.

Pin Planner ist ein Low-Level-Tool zur Pin-Zuweisung. Verwenden Sie diese Option, um E/A-Pins manuell zu platzieren und die Schwenkrate und Die Laufwerksstärke anzugeben.

I/O-Planung - Dokumentation und Schulung

E/A-Planung - Software-Tool-Dokumentation

• Kapitel "Verwalten von Geräte-E/A-Pins" in einem Abschnitt des Intel® Quartus® Prime Pro Edition-Benutzerhandbuchs ›
• Kapitel "Schnittstellenplanung" in einem Abschnitt des Intel® Quartus® Prime Pro Edition-Benutzerhandbuchs ›

E/A-Planung - Gerätedokumentation

• Pin-Out-Dateien für Intel® FPGA-Geräte ›
• Richtlinien für die Pin-Verbindung – pro Gerätefamilie ›

I/O-Planung - Schulungen

E/A-Planung – Weitere Ressourcen

Die E/A-Planung beinhaltet viele Überlegungen, insbesondere wenn Hochgeschwindigkeits-E/A oder bestimmte Protokolle beteiligt sind. Weitere Informationen zur Unterstützung des E/A-Managements und der Board-Entwicklung finden Sie auf der Webseite I/O Management, Board Development Supportund Signal Integrity Analysis Resource Center.

2. Designeintrag

Designeintrag - Übersicht

Sie können Ihren Entwurf mit mehreren Entwurfseingabemethoden ausdrücken:

• Verwenden einer Hardwarebeschreibungssprache (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer, ein grafisches Eingabewerkzeug zur strukturierten Anbindung komplexer Module
• Andere High-Level-Einstiegsmethoden
• High Level Synthesis (HLS) mit C++ zum Ausdrücken komplexer Module
• OpenCL™ verwendet C++, um Rechenalgorithmen über heterogene Plattformen hinweg zu implementieren

Geistiges Eigentum

Zusätzlich zum direkten Designeintrag unterstützen Intel® FPGAs ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde.

Erlernen einer Hardwarebeschreibungssprache (HDL)

Intel bietet mehrere HDL-Schulungen an, von kostenlosen Online-Übersichten bis hin zu ganztägigen Kursen, die von Kursleitern geleitet werden.

Verwenden von HDL-Vorlagen

Die Intel® Quartus® Prime-Software bietet mehrere Vorlagen für häufig verwendete Logikelemente wie Register, ausgewählte Signalzuweisungen, gleichzeitige Signalzuweisungen und Unterprogrammaufrufe. Vorlagen sind in Verilog, SystemVerilog und VHDL verfügbar.

Wenn Sie sich nicht sicher sind, wie Sie eine bestimmte Funktion am besten schreiben können, um sicherzustellen, dass sie korrekt implementiert wird, sollten Sie sich auf diese Vorlagen beziehen. Das Vorlagensystem wird im Abschnitt Einfügen von HDL-Code aus einer bereitgestellten Vorlage im Benutzerhandbuch für Entwurfsempfehlungen ausführlich beschrieben.

Empfohlener HDL-Codierungsstil

HDL-Codierungsstile haben einen erheblichen Einfluss auf die Qualität der Ergebnisse für Logikdesigns. Synthesewerkzeuge optimieren das Design, aber um präzise Ergebnisse zu erzielen, müssen Sie in einem Stil programmieren, der vom Synthesewerkzeug leicht als spezifische Logikkonstrukte erkannt wird.

Darüber hinaus gibt es gute Designpraktiken, die für das allgemeine digitale Logikdesign und insbesondere für LAB-basierte Geräte befolgt werden sollten. Die Verwaltung von Logik-Reset-Methoden, Pipeline-Verzögerungen und die richtige synchrone Signalgenerierung sind einige Beispiele für gute digitale Designpraktiken. Einige Ressourcen zum Erlernen guter HDL-Codierungspraktiken sind unten aufgeführt.

Ressourcen für gute HDL-Codierungsstilrichtlinien

Geistiges Eigentum

Intel® FPGAs unterstützen ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde. Jede IP enthält ein Simulationsmodell zur Designverifizierung vor der Geräteimplementierung. Weitere Informationen zu den verfügbaren IP-Cores und dem IP-Ökosystem innerhalb der Intel® Quartus® Prime-Software finden Sie unter den folgenden Links.

Ressourcen für geistiges Eigentum

Plattform-Designer

Platform Designer-Dokumentation

Platform Designer (ehemals Qsys) Schulungen

Designbeispiele für Plattform-Designer

Whitepapers

3. Simulation

Simulationsübersicht

Die Intel® Quartus® Prime-Software unterstützt RTL- und Gate-Level-Design-Simulation in unterstützten EDA-Simulatoren.

Die Simulation umfasst:

• Einrichten der Simulator-Arbeitsumgebung
• Simulationsmodellbibliotheken kompilieren
• Ausführen der Simulation

Die Intel® Quartus® Prime-Software unterstützt die Verwendung eines skriptgesteuerten Simulationsablaufs zur Automatisierung der Simulationsverarbeitung in Ihrer bevorzugten Simulationsumgebung.

In der Software Intel® Quartus® Prime Standard Edition haben Sie die Möglichkeit, den NativeLink-Tool-Flow zu verwenden, der den Start des von Ihnen gewählten Simulators automatisiert.

Skriptgesteuerter Simulationsablauf

Die Integration eines HDL-Simulators in den Software-Tool-Flow von Intel® Quartus® wird im folgenden Abschnitt des Intel® Quartus® Software-Benutzerhandbuchs beschrieben | Handbuch:

• Simulation von Intel® FPGA-Designs (Pro Edition | Standard Edition)

Wenn Sie den Platform Designer zum Konfigurieren von IP-Kernen und -Systemen verwenden, werden Setup-Skripts für Simulationsumgebungen für unterstützte EDA-Simulatoren generiert.

Wenn Sie mehrere Platform Designer-Systeme erstellen, sollten Sie "Simulator-Setupskript für IP generieren" ausführen, um ein kombiniertes Skript für Ihre Systeme im Platform Designer zu erstellen.

• Generieren eines kombinierten Simulator-Setup-Skripts (Pro Edition | Standard Edition)

Sie können generierte IP-Core-Simulationsskripts in ein Simulationsskript der obersten Ebene integrieren, das die Simulation Ihres gesamten Entwurfs steuert. Verwenden Sie nach dem Ausführen von ip-setup-simulation die folgenden Informationen, um die Vorlagenabschnitte zu kopieren und für die Verwendung in einer neuen Skriptdatei der obersten Ebene zu ändern.

• Aldec Active-HDL ( Pro Edition | Standard Edition )
• Aldec Riviera-PRO ( Pro Edition | Standard Edition )
• Cadence Incisive Enterprise ( Pro Edition | Standard Edition )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (im Lieferumfang der Intel® Quartus® Prime Software enthalten) ( Pro Edition | Standard Edition )
• Mentor Graphics* ModelSim* - PE (Pro Edition | Standard Edition )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | Standard Edition )
• Mentor Graphics* QuestaSim (Pro Edition | Standard Edition )
• Synopsys* VCS und VCS MX ( Pro Edition | Standard Edition)

In den folgenden Videos finden Sie auch Anleitungen zum Einrichten von Simulationen.

• So generieren Sie RTL-Simulationsskripte für Intel® Quartus® Prime Project ›
• ModelSim*-Intel® FPGA Edition Simulation mit Intel® Quartus® Prime Pro Edition ›

NativeLink-Simulationsablauf

In der Software Intel® Quartus® Prime Standard Edition haben Sie die Möglichkeit, NativeLink zu verwenden. Auf diese Weise können Sie automatisch alle Schritte starten, die erforderlich sind, um Ihr Design zu simulieren, nachdem Sie Ihren Quellcode oder Ihre IP geändert haben.

Die NativeLink-Funktion integriert Ihren EDA-Simulator in die Intel® Quartus® Prime Standard Edition-Software, indem Sie Folgendes automatisiert:

• Generierung von simulatorspezifischen Dateien und Simulationsskripten.
• Zusammenstellung von Simulationsbibliotheken.
• Automatischer Start Ihres Simulators nach der Analyse und Ausarbeitung, Analyse und Synthese der Intel® Quartus® Prime-Software oder nach einer vollständigen Kompilierung.

Ressourcen für NativeLink Simulation Setup

Simulationsressourcen

Simulationsressourcen

Die Intel® Quartus® Prime Standard Edition-Software unterstützt die folgenden EDA-Simulatoren:

• Aldec Aktiv-HDL
• Aldec Riviera-PRO
• Cadence Prägnantes Unternehmen
• Mentor Graphics* ModelSim*-Intel FPGA (im Lieferumfang der Intel® Quartus® Prime Software enthalten)
• Mentor Graphics* ModelSim* - PE
• Mentor Grafik* ModelSim* - SE
• Mentor Grafik* QuestaSim
• Synopsys* VCS und VCS MX

Die Integration eines HDL-Simulators in den Software-Tool-Flow von Intel® Quartus® wird im Abschnitt Simulation von Intel FPGA-Designs im Intel Quartus Prime Pro Edition-Benutzerhandbuch: Simulation von Drittanbietern beschrieben.

4. Synthese

Übersicht über die Synthese

Die Logiksynthesestufe des Intel® Quartus® Software-Design-Flow nimmt den RTL-Code (Register Transfer Level) und erstellt eine Netzliste von Primitiven auf niedrigerer Ebene (die Post-Synthesis-Netzliste). Die Post-Synthesis-Netzliste wird dann als Input für den Monteur verwendet, der das Design platziert und weiterleitet.

Die Software Intel® Quartus® Prime und Quartus® II umfasst eine erweiterte integrierte Synthese und Schnittstellen zu anderen Synthesetools von Drittanbietern. Die Software bietet auch schematische Netlist-Viewer, mit denen Sie eine Struktur eines Designs analysieren und sehen können, wie die Software Ihr Design interpretiert hat.

Syntheseergebnisse können mit den Quartus® Netlist-Viewernsowohl nach RTL-Ausarbeitung als auch nach Technology Mapping eingesehen werden.

Synthese-Dokumentation

Synthesetraining und Demonstrationen

High-Level-Synthese

Intels High-Level-Synthesis-Tool (HLS) verwendet eine in C++ geschriebene Designbeschreibung und generiert RTL-Code, der für Intel® FPGAs optimiert ist.

Weitere Informationen zum Intel® HLS Compiler, einschließlich Dokumentation, Beispiele und Schulungen, finden Sie auf der HLS-Support-Seite.

HLS-Dokumentation

5. Monteur

Monteur - Pro Edition

Mit der Software Intel® Quartus® Prime Pro Edition verrichtet der Fitter seine Arbeit in individuell steuerbaren Stufen; Sie können jede Phase einzeln optimieren, indem Sie nur diese Phase des Monteurprozesses ausführen und diese Phase iterieren, um diese Phase zu optimieren.

Fitter Stufen

Standardmäßig durchläuft der Installateur alle seine Stufen. Sie können jedoch die Ergebnisse der Fitter-Phasen analysieren, um Ihren Entwurf zu bewerten, bevor Sie die nächste Phase ausführen oder bevor Sie eine vollständige Kompilierung ausführen. Weitere Informationen zur Verwendung der Einrichterstufen zur Steuerung der Ergebnisqualität für Ihr Design finden Sie im Abschnitt Ausführen des Installateurs im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Sie können mehrere Einstellungen angeben, um das Aufwandsniveau des Monteurs für Dinge wie Registerpacken, Registerduplizierung und -zusammenführung sowie Gesamtaufwandsniveau zu steuern. Weitere Informationen zu den Fitter-Einstellungen finden Sie im Abschnitt Referenz zu Den Einbaueinstellungen im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Installateur - Standard Edition

In der Software Intel® Quartus® Prime Standard Edition können Sie mehrere Einstellungen festlegen, um das Aufwandsniveau des Monteurs zu steuern, z. B. Registerpacken, Duplizieren und Zusammenführen von Registern sowie das Gesamtaufwandsniveau. Eine vollständige Liste der Fitter-Einstellungen finden Sie auf der Hilfeseite zu Compiler-Einstellungen

Weitere Informationen zu den Einstellungen von Fitter finden Sie unter

• Reduzieren der Kompilierungszeit im Intel® Quartus® Prime Standard Edition-Benutzerhandbuch: Compiler
• Abschnitt "Timing Closure and Optimization" im Intel® Quartus® Prime Standard Edition User Guide: Design Optimization

6. Timing-Analyse

Übersicht über die Timing-Analyse

Der Timing Analyzer bestimmt die Timing-Beziehungen, die erfüllt sein müssen, damit das Design korrekt funktioniert, und vergleicht die Ankunftszeiten mit den erforderlichen Zeiten, um das Timing zu überprüfen.

Die Timing-Analyse umfasst viele grundlegende Konzepte: asynchrone vs. synchrone Bögen, Ankunfts- und erforderliche Zeiten, Setup- und Hold-Anforderungen usw. Diese sind im Abschnitt Timing Analysis Basic Concepts des Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer definiert.

Der Timing Analyzer wendet Ihre Timing-Einschränkungen an und bestimmt Timing-Verzögerungen aus den Ergebnissen der Implementierung Ihres Designs in das Zielgerät durch den Installateur.

Der Timing Analyzer muss auf der Grundlage einer genauen Beschreibung Ihrer Timing-Anforderungen arbeiten, ausgedrückt als Timing-Einschränkungen. Im Abschnitt Constraining Designs des Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer wird beschrieben, wie Timing-Einschränkungen zu .sdc-Dateien hinzugefügt werden können, um sie sowohl vom Fitter als auch vom Timing Analyzer zu verwenden.

Die Zeitschließung ist ein iterativer Prozess zur Verfeinerung von Zeitbeschränkungen. Anpassung der Parameter für die Synthese und den Fitter und Verwaltung von Fitter-Saatgutvariationen.

Timing-Analysator

Der Intel Quartus Prime Timing Analyzer

Der Timing-Analysator in der Intel® Quartus® Prime-Software ist ein leistungsstarkes Timing-Analyse-Tool im ASIC-Stil, das die Timing-Leistung der gesamten Logik in Ihrem Design mithilfe einer branchenüblichen Einschränkungs-, Analyse- und Berichtsmethodik validiert. Der Timing Analyzer kann über eine grafische Benutzeroberfläche oder über eine Befehlszeilenschnittstelle gesteuert werden, um die Ergebnisse für alle Timing-Pfade in Ihrem Design einzuschränken, zu analysieren und zu melden.

Eine vollständige Bedienungsanleitung zum Timing Analyzer finden Sie im Abschnitt Ausführen des Timing Analyzers des Intel® Quartus® Prime Standard Edition Benutzerhandbuchs: Timing Analyzer.

Wenn Sie mit der Timing-Analyse noch nicht vertraut sind, lesen Sie den Abschnitt Empfohlener Fluss für Erstbenutzer im Intel® Quartus® Prime Standard Edition-Benutzerhandbuch: Timing Analyzer. Dies beschreibt den gesamten Entwurfsablauf unter Verwendung grundlegender Einschränkungen.

Timing Analyzer Schulungen

Timing Schließung

Wenn der Timing Analyzer feststellt, dass Ihre Timing-Spezifikationen nicht erfüllt werden, muss der Entwurf für das Timing optimiert werden, bis die Diskrepanz geschlossen ist und Ihre Timing-Spezifikationen erfüllt sind.

Der Timing-Abschluss umfasst mehrere mögliche Techniken. Die effektivsten Techniken variieren mit jedem Design. Das Kapitel Timing Closure and Optimization im Design Optimization User Guide: Intel Quartus Prime Pro Edition enthält viele praktische Ratschläge zum Timing-Closure-Prozess.

Es gibt mehrere zusätzliche Schulungen, die Ihnen helfen zu verstehen, wie Sie Ihr Design für die richtigen Timing-Verschlusstechniken bewerten können.

Timing Abschlussschulungen

7. Design-Optimierung

Übersicht über die Designoptimierung

Die Software Intel® Quartus® Prime und Quartus® II umfasst eine Vielzahl von Funktionen, mit denen Sie Ihr Design für Fläche und Timing optimieren können. Dieser Abschnitt enthält die Ressourcen, die Sie mit Entwurfsoptimierungstechniken und -tools unterstützen.

Die Software Intel® Quartus® Prime und Quartus® II bietet eine Optimierung der Netzliste für die physikalische Synthese, um Designs über den Standardkompilierungsprozess hinaus zu optimieren. Die physikalische Synthese trägt dazu bei, die Leistung Ihres Designs zu verbessern, unabhängig vom verwendeten Synthesewerkzeug.

Dokumentation zur Optimierungsunterstützung

Schulungen zur Designoptimierung

Tools zur Designoptimierung

Die Intel® Quartus® Prime Software bietet Tools, die Ihr Design visuell präsentieren. Mit diesen Tools können Sie alle Problembereiche in Ihrem Design in Bezug auf logische oder physische Ineffizienzen diagnostizieren.

• Sie können die Netlist Viewer verwenden, um eine schematische Darstellung Ihres Designs in mehreren Phasen des Implementierungsprozesses anzuzeigen: vor der Synthese, nach der Synthese und nach Ort und Route. Auf diese Weise können Sie Ihre Entwurfsabsicht in jeder Phase bestätigen.
• Der Entwurfspartitionsplaner hilft Ihnen, das Partitionierungsschema eines Entwurfs zu visualisieren und zu überarbeiten, indem er Zeitinformationen, relative Konnektivitätsdichten und die physische Platzierung von Partitionen anzeigt. Sie können Partitionen in anderen Viewern suchen oder Partitionen ändern oder löschen.
• Mit dem Chip Plannerkönnen Sie Grundrisszuordnungen vornehmen, Leistungsanalysen durchführen und kritische Pfade und Routing-Überlastungen visualisieren. Mit dem Design Partition Planner und dem Chip Planner können Sie Ihr Design auf einer höheren Ebene partitionieren und layouten.
• Design Space Explorer II (DSE) automatisiert die Suche nach den Einstellungen, die die besten Ergebnisse in jedem einzelnen Design liefern. DSE erkundet den Designraum Ihres Designs, wendet verschiedene Optimierungstechniken an und analysiert die Ergebnisse, um Ihnen zu helfen, die besten Einstellungen für Ihr Design zu finden.

Die Verwendung dieser Tools kann Ihnen helfen, die Implementierung des Geräts zu optimieren.

Netlist-Viewer

Die Netlist-Viewer der Intel® Quartus® Prime-Software bieten leistungsstarke Möglichkeiten, Ihr Design in verschiedenen Phasen anzuzeigen. Cross Probing ist mit anderen Design-Ansichten möglich: Sie können ein Element auswählen und es in den Fenstern Chip Planner und Design File Viewer hervorheben.

• Der RTL Viewer zeigt die Logik und die Verbindungen, die vom Synthesizer abgeleitet werden, nachdem die Hierarchie und die wichtigsten Logikblöcke ausgearbeitet wurden. Sie können den RTL Viewer verwenden, um Ihr Design vor der Simulation oder anderen Verifizierungsprozessen visuell zu überprüfen.
• Der Technology Map Viewer (Post-Mapping) kann Ihnen helfen, Knoten in Ihrer Netzliste nach der Synthese, aber vor Ort und Route zu finden.
• Der Technology Map Viewer (Post-Fitting) zeigt die Netzliste nach Ort und Route an. Dies kann sich von der Post-Mapping-Netzliste unterscheiden, da der Monteur Optimierungen vornehmen kann, um Einschränkungen während der physikalischen Optimierung zu erfüllen.

Netlist Viewer-Ressourcen

Chip-Planer

Die Design-Grundrissanalyse hilft, das Timing zu schließen und eine optimale Leistung in hochkomplexen Designs sicherzustellen. Der Chip Planner in der Intel® Quartus® Prime Software hilft Ihnen, das Timing Ihrer Designs schnell zu schließen. Sie können den Chip Planner zusammen mit Logic Lock Regions verwenden, um Ihre Entwürfe hierarchisch zusammenzustellen und bei der Raumplanung zu unterstützen. Verwenden Sie außerdem Partitionen, um platzierungs- und Routingergebnisse aus einzelnen Kompilierungsläufen beizubehalten.

Mit dem Chip Planner können Sie sowohl Konstruktionsanalysen durchführen als auch den Konstruktionsgrundriss erstellen und optimieren. Um E/A-Zuweisungen vorzunehmen, verwenden Sie den Pin-Planer.

Chip Planner Ressourcen

Design Space Explorer II

Mit Design Space Explorer II (DSE) können Sie die vielen Parameter untersuchen, die für die Entwurfskompilierung verfügbar sind.

Sie können die DSE verwenden, um mehrere Kompilierungen mit unterschiedlichen Parametern zu verwalten, um die beste Kombination von Parametern zu finden, mit denen Sie den Timing-Abschluss erreichen können.

Design Space Explorer II-Ressourcen

8. On-Chip-Debugging

Übersicht über das On-Chip-Debugging

Da FPGAs an Leistung, Größe und Komplexität zunehmen, kann der Verifizierungsprozess zu einem kritischen Teil des FPGA-Designzyklus werden. Um die Komplexität des Verifizierungsprozesses zu verringern, bietet Intel ein Portfolio von On-Chip-Debugging-Tools. Die On-Chip-Debugging-Tools ermöglichen die Echtzeiterfassung interner Knoten in Ihrem Design, damit Sie Ihr Design schnell und ohne den Einsatz externer Geräte wie eines Bench-Logikanalysators oder eines Protokollanalysators überprüfen können. Dies kann die Anzahl der Pins verringern, die für die Signalsondierung auf Platinenebene benötigt werden. Eine Anleitung zu allen Tools im Debug-Portfolio finden Sie im Abschnitt Systemdebug-Tools im Debug-Tools-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

• Systemkonsole - Mit einem Tcl-Interpreter stellt die Systemkonsole eine skriptfähige Schnittstelle zwischen einer Arbeitsstation und Platform Designer-Komponenten auf Ihrem Gerät dar.
• Transceiver Toolkit - Testen und Optimieren der Signalqualität von Transceiver-Link
• Signal Tap Logic Analyzer - Verwendet lokale FPGA-Ressourcen, um Testknoten zu testen und die Informationen über grafische Wellenformanzeigen in der Intel Quartus Prime Software-GUI auszugeben
• Signalsonde - Inkrementelle Weiterleitung interner Signale an I/O-Pins zur Überwachung
• Logic Analyzer Interface - Multiplex eines Satzes von Signalen auf eine kleine Anzahl von Ersatz-I/O-Pins zur Überwachung
• Systeminterne Quellen und Prüfpunkte - Laufwerks- und Beispiellogikwerte mit JTAG
• In-System Memory Content Editor - Anzeigen und Bearbeiten von On-Chip-Speicher
• Virtuelle JTAG-Schnittstelle - Ermöglicht die Kommunikation mit der JTAG-Schnittstelle

Das Debuggen von externem Speicher wird durch das Extermal Memory Interface Toolkiterleichtert, das im External Memory Interface Support Center ausführlichbeschrieben wird.

Das Transceiver Toolkit bietet umfangreiche Funktionen zur Überprüfung der Signalqualität und -leistung des Transceivers. Weitere Informationen zu diesem Toolkit finden Sie auf der Transceiver Toolkit-Produktseite.

Beispiele für On-Chip-Debugging

On-Chip-Debug-Designbeispiele

Im Folgenden finden Sie einige Beispiele, mit denen Sie die verfügbaren Features für gängige Debugszenarien nutzen können.

• SignalTap II Logic Analyzer State-Based Triggering Flow Design-Beispiele ›
• Beispiel für systeminterne Quellen und Prüfpunkte ›
• Transceiver Toolkit Beispiele für Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT und Stratix® IV GX/GT Geräte ›
• Designbeispiele für Systemkonsolen (.qar Quartus® Softwarearchivformat)

On-Chip Debugging - Schulungen

On-Chip-Debugging-Schulungen

On-Chip-Debugging - Weitere Ressourcen

On-Chip Debug - andere Ressourcen

Fortgeschrittene Themen

Blockbasierte Design-Flows

Die Designsoftware Intel® Quartus® Prime Pro Edition bietet blockbasierte Designabläufe. Es gibt zwei Arten: die Inkrementelle blockbasierte Kompilierung und die Wiederverwendung von Designblöcken, die es Ihrem geografisch unterschiedlichen Entwicklungsteam ermöglichen, an einem Design zusammenzuarbeiten.

Inkrementelle blockbasierte Kompilierung ist das Beibehalten oder Leeren einer Partition innerhalb eines Projekts. Dies funktioniert mit Kernpartitionen und erfordert keine zusätzlichen Dateien oder Etagenplanung. Die Partition kann geleert und bei Quell-, Synthese- und Endgültige Snapshots beibehalten werden.

Mit dem Flow Design Block Reuse können Sie einen Block eines Designs in einem anderen Projekt wiederverwenden, indem Sie eine Partition erstellen, beibehalten und exportieren. Mit dieser Funktion können Sie eine saubere Übergabe von Timing-geschlossenen Modulen zwischen verschiedenen Teams erwarten.

Blockbasierte Designressourcen

• Abschnitt "Blockbasierter Designfluss" im Intel® Quartus® Prime Pro Edition-Benutzerhandbuch
• Lernprogramm: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Prime Software v17.1) ›
• Designdatei (.zip) ›
• Schulung: Wiederverwendung von Designblöcken (OBBDR100) ›
• Schulung: Inkrementelle blockbasierte Kompilierung (Teil 1 von 3) (OIBBC100) ›
• Schulung: Inkrementelle blockbasierte Kompilierung (Teil 2 von 3) (OIBBC101) ›
• Schulung: Inkrementelle blockbasierte Kompilierung (Teil 3 von 3) (OIBBC102) ›

Schnelle Neukompilierung

Rapid Recompile ermöglicht nach Möglichkeit die Wiederverwendung früherer Synthese- und Einbauergebnisse und verarbeitet unveränderte Designblöcke nicht. Rapid Recompile kann die Gesamtkompilierungszeit nach kleinen Designänderungen reduzieren. Rapid Recompile unterstützt HDL-basierte funktionale ECO-Änderungen und ermöglicht es Ihnen, Ihre Kompilierzeit zu reduzieren und gleichzeitig die Leistung unveränderter Logik beizubehalten.

Schnelle Neukompilierung - Support-Ressourcen

Partielle Rekonfiguration

Mit der partiellen Neukonfiguration (PR) können Sie einen Teil des FPGA dynamisch neu konfigurieren, während das verbleibende FPGA-Design weiterhin funktioniert.

Sie können mehrere Personas für eine Region Ihres Geräts erstellen und diese Region neu konfigurieren, ohne den Betrieb in Bereichen außerhalb dieser Persona zu beeinträchtigen.

Weitere Informationen zur partiellen Neukonfiguration finden Sie auf der Seite Partielle Neukonfiguration.

Skripterstellung

Die Software Intel® Quartus® Prime und Quartus® II bietet umfassende Skriptunterstützung für Befehlszeilen- und Tcl-Skriptdesignabläufe (Tool Command Language). Separate ausführbare Dateien für jede Phase des Softwareentwurfsflusses, z. B. Synthese, Anpassung und Timing-Analyse, enthalten Optionen zum Vornehmen allgemeiner Einstellungen und Ausführen allgemeiner Aufgaben. Die Tcl-Skripting-API (Application Programming Interface) enthält Befehle, die grundlegende bis erweiterte Funktionen abdecken.

Befehlszeilen-Skripterstellung

Sie können ausführbare Befehlszeilendateien der Intel® Quartus® Prime oder Quartus® II-Software in Batchdateien, Shell-Skripts, Makefiles und anderen Skripts verwenden. Verwenden Sie beispielsweise den folgenden Befehl, um ein vorhandenes Projekt zu kompilieren:

$ quartus_sh --flow kompilieren

Tcl-Skripterstellung

Verwenden Sie die Tcl-API für eine der folgenden Aufgaben:

• Erstellen und Verwalten von Projekten
• Zuweisungen vornehmen
• Kompilieren von Designs
• Extrahieren von Berichtsdaten
• Durchführung von Timing-Analysen

Sie können mit einigen der Beispiele auf der Quartus® II Software Tcl Beispiele Webseite beginnen. Mehrere andere Ressourcen sind unten aufgeführt.

Skripting-Ressourcen

OpenCL und das OpenCL-Logo sind Marken von Apple Inc., die mit Genehmigung von Khronos verwendet werden.