Support-Center für Quartus® Prime Design Software

Erste Schritte

Die Quartus® Prime Design Software Suite umfasst alle Software-Design-Tools, die Sie benötigen, um Ihre FPGA vom Konzept bis zur Produktion zu bringen. Die Themen auf dieser Webseite führen Sie durch alle Funktionen der Quartus® Prime-Software. Wählen Sie Ihr Interessengebiet aus und navigieren Sie zu den spezifischen Ressourcen, die Sie im Quartus® Prime-Design-Flow benötigen.

• Quartus® Prime Software Kurzanleitung
  • Eine kurze Anleitung zum Einrichten eines Projekts, zum Kompilieren, zum Durchführen von Timing-Analysen und zum Programmieren eines FPGA Geräts.
• Lesen Sie mich zuerst! (ORMF1000)
  • Ein 44-minütiger kostenloser Online-Kurs. Dieser Kurs ist ein Ausgangspunkt, um FPGA Produkte, Begleitmaterialien und Ressourcen schnell zu verstehen und zu verwenden.
• Laden Sie die Quartus® Prime-Software herunter
• Holen Sie sich eine Lizenz zum Ausführen der Quartus® Prime-Software

Quartus® Prime Benutzerhandbücher

• Vergleich der Pro- und Standard-Editionen und Softwarefunktionen

• Quartus® Prime Pro und Standardsoftware Benutzerhandbücher

Quartus® Prime Software-Schulung

Altera bietet verschiedene Arten von Schulungen an, sowohl online als auch persönlich, um Sie schnell mit dem Quartus® Prime-Designablauf vertraut zu machen. Hier sind einige empfohlene Schulungskurse, um Ihnen den Einstieg zu erleichtern.

Quartus® Prime Software-Schulung

Viele weitere Schulungen stehen zur Verfügung. Einen vollständigen Katalog finden Sie unter FPGA Schulung.

1. I/O-Planung

Die E/A-Planung erfolgt in einem frühen Stadium FPGA Designs, um eine erfolgreiche Platzierung in Ihrem Zielgerät zu gewährleisten und gleichzeitig dedizierte Pin- und Timing-Beschränkungen zu erfüllen.

• Die Quartus® Prime Pro Edition Software bietet zwei Tools, um den komplexen Prozess der Erfüllung der vielen Einschränkungen der E/A-Platzierung zu verwalten.
  

Dokumentation zur I/O-Planung

Dokumentation zum Software-Tool

• Kapitel Verwaltung der Geräte-I/O-Pins in einem Abschnitt des Benutzerhandbuchs der Quartus® Prime Pro Edition
• Kapitel Schnittstellenplanung in einem Abschnitt des Benutzerhandbuchs der Quartus® Prime Pro Edition

Gerätedokumentation

• Pin-Out-Dateien für Altera® FPGA Geräte
• Richtlinien für Pin-Verbindungen – pro Gerät Produktreihe

Andere Ressourcen

Die E/A-Planung erfordert viele Überlegungen, insbesondere wenn Hochgeschwindigkeits-E/As oder bestimmte Protokolle beteiligt sind.

Weitere Informationen zum I/O-Management und zur Unterstützung bei der Board-Entwicklung finden Sie unter:

• I/O-Management und Board Development Supportcenter
• Ressourcen-Center für die Signalintegritätsanalyse

2. Designeintrag

Designeintrag – Übersicht

Sie können Ihr Design mit mehreren Designeingabemethoden ausdrücken:

• Verwenden einer Hardwarebeschreibungssprache (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer, ein grafisches Eingabewerkzeug zur strukturierten Verbindung komplexer Module
• Andere High-Level-Einstiegsmethoden
• High-Level-Synthese (HLS) mit C++ zur Darstellung komplexer Module
• OpenCL™ verwendet C++, um Berechnungsalgorithmen auf heterogenen Plattformen zu implementieren

FPGA Geistiges Eigentum

Neben der direkten Designeingabe unterstützen FPGAs ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in FPGAs entwickelt wurde.

Erlernen einer Hardware Description Language (HDL)

Altera bietet verschiedene HDL-Schulungen an, von kostenlosen Online-Übersichten bis hin zu ganztägigen, von Lehrern geleiteten Kursen.

Verwenden von HDL-Vorlagen

Die Quartus® Prime-Software bietet mehrere Vorlagen für häufig verwendete Logikelemente wie Register, ausgewählte Signalzuweisungen, gleichzeitige Signalzuweisungen und Unterprogrammaufrufe. Vorlagen sind in Verilog, SystemVerilog und VHDL verfügbar.

Wenn Sie sich nicht sicher sind, wie Sie eine bestimmte Funktion am besten schreiben, um sicherzustellen, dass sie korrekt implementiert wird, sollten Sie sich auf diese Vorlagen beziehen. Das Vorlagensystem wird im Abschnitt Einfügen von HDL-Code aus einer bereitgestellten Vorlage im Benutzerhandbuch Designempfehlungen vollständig beschrieben.

Empfohlener HDL-Codierungsstil

HDL-Codierungsstile haben einen erheblichen Einfluss auf die Qualität der Ergebnisse für Logikdesigns. Synthesewerkzeuge optimieren das Design, aber um präzise Ergebnisse zu erzielen, müssen Sie in einem Stil codieren, der vom Synthesewerkzeug leicht als spezifische Logikkonstrukte erkannt wird.

Darüber hinaus gibt es gute Designpraktiken, die für das allgemeine Design digitaler Logik und insbesondere für LAB-basierte Geräte befolgt werden sollten. Die Verwaltung von Logik-Reset-Methoden, Pipeline-Verzögerungen und die ordnungsgemäße synchrone Signalgenerierung sind einige Beispiele für gute digitale Designpraktiken. Einige Ressourcen zum Erlernen guter HDL-Codierungspraktiken sind unten aufgeführt.

Ressourcen für gute HDL-Codierungsstilrichtlinien

Geistiges Eigentum

Altera FPGAs ein großes Portfolio an geistigem Eigentum (IP) unterstützen, das speziell für den Einsatz in FPGAs entwickelt wurde. Jedes IP enthält ein Simulationsmodell zur Designverifizierung vor der Geräteimplementierung. Unter den folgenden Links finden Sie weitere Informationen zu verfügbaren IP-Kernen und dem IP-Ökosystem innerhalb der Quartus® Prime-Software.

Plattform-Designer

Dokumentation für Platform Designer

Platform Designer (ehemals Qsys) – Schulungskurse

Platform Designer Designbeispiele

Whitepapers

3. Simulation

Simulationsübersicht

Die Quartus® Prime-Software unterstützt RTL- und Gate-Level-Designsimulation in unterstützten EDA-Simulatoren.

Die Simulation umfasst:

• Einrichten der Arbeitsumgebung des Simulators
• Kompilieren von Bibliotheken für Simulationsmodelle
• Ausführen der Simulation

Die Quartus® Prime-Software unterstützt die Verwendung eines geskripteten Simulationsablaufs zur Automatisierung der Simulationsverarbeitung in Ihrer bevorzugten Simulationsumgebung.

In der Quartus® Prime Standard Edition Software haben Sie die Möglichkeit, den NativeLink Tool Flow zu verwenden, der den Start des von Ihnen gewählten Simulators automatisiert.

NativeLink Simulationsablauf

In der Software Quartus® Prime Standard Edition haben Sie die Möglichkeit, NativeLink zu verwenden. Auf diese Weise können Sie automatisch alle Schritte starten, die zur Simulation Ihres Designs erforderlich sind, nachdem Sie Ihren Quellcode oder Ihre IP geändert haben.

Die NativeLink-Funktion integriert Ihren EDA-Simulator in die Quartus® Prime Standard Edition-Software, indem Folgendes automatisiert wird:

• Generierung von simulatorspezifischen Dateien und Simulationsskripten.
• Zusammenstellung von Simulationsbibliotheken.
• Automatischer Start Ihres Simulators nach der Analyse und Ausarbeitung, Analyse und Synthese der Quartus® Prime-Software oder nach einer vollständigen Kompilierung.

Ressourcen für das Setup von NativeLink Simulation

4. Synthese

Überblick über die Synthese

In der Phase der Logiksynthese des Quartus-Software-Design-Flows® wird der RTL-Code (Register Transfer Level) eine Netzliste mit Primitiven auf niedrigerer Ebene (die Postsynthese-Netzliste) erstellt. Die Post-Synthesis-Netzliste wird dann als Eingabe für den Fitter verwendet, der das Design platziert und routet.

Die Quartus® Prime- und Quartus® II-Software verfügen über eine fortschrittliche integrierte Synthese und Schnittstellen zu anderen Synthesetools von Drittanbietern. Die Software bietet auch schematische Netzlisten-Viewer, mit denen Sie die Struktur eines Designs analysieren und sehen können, wie die Software Ihr Design interpretiert hat.

Die Syntheseergebnisse können mit den Quartus® Netlist Viewern sowohl nach der RTL-Ausarbeitung als auch nach dem Technology Mapping eingesehen werden.

Synthese-Dokumentation

Synthesetraining und Demonstrationen

High-Level-Synthese

Das HLS-Tool (High-Level Synthesis) nimmt eine in C++ geschriebene Entwurfsbeschreibung auf und generiert RTL-Code, der für Altera® FPGAs optimiert ist.

Weitere Informationen zum HLS-Compiler, einschließlich Dokumentation, Beispielen und Schulungskursen, finden Sie auf der HLS-Supportseite.

5. Monteur

Fitter - Pro Edition

Mit der Software Quartus® Prime Pro Edition erledigt der Fitter seine Arbeit in individuell steuerbaren Stufen; Sie können jede Phase einzeln optimieren, indem Sie nur diese Phase des Fitter-Prozesses ausführen und iterieren, um diese Phase zu optimieren.

Standardmäßig durchläuft der Fitter alle seine Phasen. Sie können jedoch die Ergebnisse der Fitter-Phasen analysieren, um Ihr Design zu bewerten, bevor Sie die nächste Phase ausführen oder bevor Sie eine vollständige Kompilierung ausführen. Weitere Informationen zur Verwendung der Fitter-Stufen zur Kontrolle der Ergebnisqualität für Ihr Design finden Sie im Abschnitt Ausführen des Fitters im Compiler-Benutzerhandbuch: Quartus® Prime Pro Edition.

Sie können verschiedene Einstellungen festlegen, um den Aufwand des Fitters für z. B. Registerverpackung, Registerduplizierung und -zusammenführung sowie den Gesamtaufwand zu steuern. Weitere Informationen zu den Fitter-Einstellungen finden Sie in den Diskussionen unter dem Referenzabschnitt Fitter-Einstellungen im Compiler-Benutzerhandbuch: Quartus® Prime Pro Edition.

Fitter - Standard Edition

In der Quartus® Prime Standard Edition-Software können Sie verschiedene Einstellungen festlegen, um den Aufwandsgrad des Fitters zu steuern, z. B. Registerverpackung, Registerduplizierung und -zusammenführung sowie Gesamtaufwand. Eine vollständige Auflistung der Fitter-Einstellungen finden Sie auf der Hilfeseite zu den Compiler-Einstellungen

Weitere Informationen zu den Fitter-Einstellungen finden Sie in den Diskussionen unter

• Abschnitt zur Reduzierung der Kompilierungszeit im Benutzerhandbuch der Quartus® Prime Standard Edition: Compiler.
• Abschnitt Timing-Abschluss und Optimierung im Benutzerhandbuch der Quartus® Prime Standard Edition: Designoptimierung.

6. Timing-Analyse

Überblick über die Timing-Analyse

Der Timing Analyzer bestimmt die Timing-Beziehungen, die erfüllt sein müssen, damit das Design korrekt funktioniert, und vergleicht die Ankunftszeiten mit den erforderlichen Zeiten, um das Timing zu überprüfen.

Die Timing-Analyse umfasst viele grundlegende Konzepte: asynchrone vs. synchrone Bögen, Ankunft und erforderliche Zeiten, Setup- und Hold-Anforderungen usw. Diese sind im Abschnitt "Grundlegende Konzepte der Timing-Analyse " des Quartus® Prime Standard Edition-Handbuchs: Timing Analyzer definiert.

Der Timing Analyzer wendet Ihre Timing-Beschränkungen an und ermittelt Timing-Verzögerungen aus den Ergebnissen der Implementierung Ihres Entwurfs durch den Fitter in das Zielgerät.

Der Timing-Analyzer muss von einer genauen Beschreibung Ihrer Timing-Anforderungen ausgehen, die als Timing-Beschränkungen ausgedrückt werden. Der Abschnitt "Constrained Designs" des Quartus® Prime Standard Edition Benutzerhandbuchs: Timing Analyzer beschreibt, wie Timing-Beschränkungen zu .sdc-Dateien hinzugefügt werden können, die sowohl vom Fitter als auch vom Timing Analyzer verwendet werden können.

Der Timing-Abschluss ist ein iterativer Prozess zur Verfeinerung von Timing-Einschränkungen. Anpassen der Parameter für die Synthese und den Fitter sowie Verwalten von Fitter-Seed-Variationen.

Zeitablaufanalysator

Der Quartus Prime Timing Analyzer

Der Timing Analyzer in der Quartus® Prime-Software ist ein leistungsstarkes Timing-Analyse-Tool im ASIC-Stil, das die Timing-Leistung der gesamten Logik in Ihrem Design anhand einer branchenüblichen Einschränkungs-, Analyse- und Berichtsmethodik validiert. Der Timing Analyzer kann über eine grafische Benutzeroberfläche oder über eine Befehlszeilenschnittstelle gesteuert werden, um die Ergebnisse für alle Timing-Pfade in Ihrem Design einzuschränken, zu analysieren und zu melden.

Eine vollständige Bedienungsanleitung zum Timing Analyzer finden Sie im Abschnitt Ausführen des Timing Analyzers im Benutzerhandbuch der Quartus® Prime Standard Edition: Timing Analyzer.

Wenn Sie mit der Timing-Analyse noch nicht vertraut sind, lesen Sie den Abschnitt "Empfohlener Ablauf für Erstbenutzer" des Quartus® Prime Standard Edition-Benutzerhandbuchs: Timing Analyzer. Dies beschreibt den vollständigen Design-Flow mit grundlegenden Einschränkungen.

Zeitlicher Abschluss

Wenn der Timing-Analyzer feststellt, dass Ihre Timing-Spezifikationen nicht erfüllt sind, muss das Design für das Timing optimiert werden, bis die Diskrepanz geschlossen ist und Ihre Timing-Spezifikationen erfüllt sind.

Der zeitliche Abschluss umfasst mehrere mögliche Techniken. Die effektivsten Techniken variieren mit jedem Design. Das Kapitel Timing-Abschluss und -Optimierung im Designoptimierungs-Benutzerhandbuch: Quartus Prime Pro Edition enthält viele praktische Ratschläge zum Timing-Abschlussprozess.

Es gibt mehrere zusätzliche Schulungskurse, die Ihnen helfen zu verstehen, wie Sie Ihr Design für die richtigen Timing-Closure-Techniken bewerten können.

7. Design-Optimierung

Übersicht über die Designoptimierung

Die Quartus® Prime- und Quartus® II-Software enthalten eine Vielzahl von Funktionen, mit denen Sie Ihr Design für Fläche und Timing optimieren können. Dieser Abschnitt enthält Ressourcen, die Sie bei der Designoptimierung Techniken und Tools unterstützen.

Die Quartus® Prime- und Quartus® II-Software bieten eine Optimierung der physikalischen Synthese-Netzliste, um Designs weiter als den Standard-Kompilierungsprozess zu optimieren. Die physikalische Synthese trägt dazu bei, die Leistung Ihres Designs zu verbessern, unabhängig vom verwendeten Synthesewerkzeug.

Dokumentation zur Unterstützung der Optimierung

Schulungen zur Designoptimierung

Tools zur Designoptimierung

Die Quartus® Prime-Software bietet Tools, mit denen Sie Ihr Design visuell präsentieren können. Mit diesen Tools können Sie alle Problembereiche in Ihrem Design diagnostizieren, sei es in Bezug auf logische oder physikalische Ineffizienzen.

• Mit den Netlist Viewern können Sie eine schematische Darstellung Ihres Entwurfs in mehreren Phasen des Implementierungsprozesses anzeigen: vor der Synthese, nach der Synthese und nach dem Platzieren und Routen. Auf diese Weise können Sie Ihre Entwurfsabsicht in jeder Phase bestätigen.
• Der Design Partition Planner hilft Ihnen, das Partitionierungsschema eines Designs zu visualisieren und zu überarbeiten, indem er Timing-Informationen, relative Konnektivitätsdichten und die physische Platzierung von Partitionen anzeigt. Sie können Partitionen in anderen Viewern finden oder Partitionen ändern oder löschen.
• Mit dem Chipplaner können Sie Grundrisszuweisungen vornehmen, Leistungsanalysen durchführen und kritische Pfade und Routing-Staus visualisieren. Mit dem Design Partition Planner und dem Chip Planner können Sie Ihr Design auf einer höheren Ebene partitionieren und anordnen.
• Design Space Explorer II (DSE) automatisiert die Suche nach den Einstellungen, die in jedem einzelnen Design die besten Ergebnisse liefern. DSE untersucht den Entwurfsraum Ihres Entwurfs, wendet verschiedene Optimierungstechniken an und analysiert die Ergebnisse, um Ihnen zu helfen, die besten Einstellungen für Ihr Design zu ermitteln.

Mithilfe dieser Tools können Sie die Implementierung des Geräts optimieren.

Netlist-Viewer

Die Netlist-Viewer der Quartus® Prime-Software bieten leistungsstarke Möglichkeiten, Ihr Design in verschiedenen Phasen anzuzeigen. Cross-Probing ist mit anderen Designansichten möglich: Sie können ein Element auswählen und es in den Fenstern Chipplaner und Designdatei-Viewer markieren.

• Der RTL Viewer zeigt die Logik und die Verbindungen, die vom Synthesizer abgeleitet werden, nachdem die Hierarchie und die wichtigsten Logikblöcke ausgearbeitet wurden. Mit dem RTL Viewer können Sie Ihr Design vor Simulations- oder anderen Verifikationsprozessen visuell überprüfen.
• Der Technology Map Viewer (Post-Mapping) kann Ihnen helfen, Knoten in Ihrer Netzliste nach der Synthese, aber vor dem Platzieren und Routen zu lokalisieren.
• Der Technology Map Viewer (Post-Fitting) zeigt die Netzliste nach Ort und Route an. Dies kann sich von der Post-Mapping-Netzliste unterscheiden, da der Fitter Optimierungen vornehmen kann, um Einschränkungen während der physikalischen Optimierung zu erfüllen.

Netlist und Finite State Machine Viewer

In den folgenden Videos finden Sie eine Demonstration der Quartus-Software® Netlist Viewer und Finite State Machine Viewer.

Netlist Viewers – Ressourcen

Chipplaner

Die Analyse des Design-Grundrisses hilft, das Timing zu verkürzen und eine optimale Leistung in hochkomplexen Entwürfen sicherzustellen. Der Chipplaner in der Quartus® Prime-Software hilft Ihnen, das Timing Ihrer Designs schnell zu schließen. Sie können den Chip Planner zusammen mit Logic Lock Regions verwenden, um Ihre Designs hierarchisch zusammenzustellen und bei der Grundrissplanung zu helfen. Verwenden Sie außerdem Partitionen, um die Platzierungs- und Routingergebnisse einzelner Kompilierungsläufe beizubehalten.

Mit dem Chipplaner können Sie sowohl eine Designanalyse durchführen als auch den Designgrundriss erstellen und optimieren. Verwenden Sie zum Vornehmen von E/A-Zuweisungen den Pinplaner.

Chipplaner-Ressourcen.

Design Space Explorer II

Mit dem Design Space Explorer II (DSE) können Sie die vielen Parameter untersuchen, die für die Designkompilierung zur Verfügung stehen.

Sie können die DSE verwenden, um mehrere Kompilierungen mit unterschiedlichen Parametern zu verwalten, um die beste Kombination von Parametern zu finden, mit denen Sie einen Timing-Abschluss erreichen können.

Design Space Explorer II-Ressourcen.

8. On-Chip-Debugging

Mit zunehmender Leistung, Größe und Komplexität FPGAs kann der Verifizierungsprozess zu einem kritischen Teil des FPGA Designzyklus werden. Um die Komplexität des Verifizierungsprozesses zu verringern, bietet Altera ein Portfolio von On-Chip-Debugging-Tools. Die On-Chip-Debugging-Tools ermöglichen die Echtzeiterfassung interner Knoten in Ihrem Design, damit Sie Ihr Design schnell und ohne den Einsatz externer Geräte wie eines Bench-Logikanalysators oder eines Protokollanalysators überprüfen können. Dadurch kann die Anzahl der Pins verringert werden, die für die Signalabtastung auf Board-Ebene benötigt werden. Eine Anleitung zu allen Tools im Debug-Portfolio finden Sie im Abschnitt "System-Debugging-Tools " im Benutzerhandbuch für Debug-Tools: Quartus® Prime Pro Edition.

On-Chip Debug Designbeispiele

Im Folgenden finden Sie einige Beispiele, die Ihnen helfen sollen, die verfügbaren Funktionen für gängige Debugszenarien zu nutzen.

• SignalTap* II zustandsbasierter Auslöseablauf
• Beispiel für systeminterne Quellen und Sonden
• Transceiver-Toolkit-Beispiele für Stratix® V GX-, Arria® V GX/GT-, Cyclone® V GX/GT- und Stratix® IV GX/GT-Geräte
• Designbeispiele für Systemkonsolen (.qar Quartus® Software-Archivformat)

On-Chip-Debugging – Schulungskurse

On-Chip-Debugging – andere Ressourcen

Fortgeschrittene Themen

Blockbasierte Design-Flows

Die Designsoftware Quartus® Prime Pro Edition bietet blockbasierten Design-Flow. Es gibt zwei Arten: die Inkrementelle blockbasierte Kompilierung und die Wiederverwendung von Designblöcken, die es Ihrem geografisch vielfältigen Entwicklungsteam ermöglichen, gemeinsam an einem Design zu arbeiten.

Bei der inkrementellen blockbasierten Kompilierung wird eine Partition innerhalb eines Projekts erhalten oder geleert. Dies funktioniert mit Kerntrennwänden und erfordert keine zusätzlichen Dateien oder Grundrisse. Die Partition kann geleert, in Quell-, Synthese- und Final-Snapshots aufbewahrt werden.

Der Flow zur Wiederverwendung von Designblöcken ermöglicht es Ihnen, einen Block eines Designs in einem anderen Projekt wiederzuverwenden, indem Sie eine Partition erstellen, beibehalten und exportieren. Mit dieser Funktion können Sie eine saubere Übergabe von Timing-Closed-Modulen zwischen verschiedenen Teams erwarten.

Ressourcen für blockbasiertes Design

• Abschnitt Blockbasierter Designablauf im Benutzerhandbuch der Quartus® Prime Pro Edition
• AN 839: Tutorial zur Wiederverwendung von Designblöcken: für Arria® 10-FPGA-Entwicklungsboard
• Design-Datei (.zip)
• Schulung: Wiederverwendung von Designblöcken (OBBDR100)
• Inkrementelle blockbasierte Kompilierung in der Quartus® Prime Pro Software: Einführung
• Inkrementelle blockbasierte Kompilierung in der Quartus® Prime Pro Software: Designpartitionierung
• Inkrementelle blockbasierte Kompilierung in der Quartus® Prime Pro Software: Timing-Abschluss und Tipps

Rapid Recompile

Rapid Recompile erlaubt die Wiederverwendung früherer Synthese- und Fitter-Ergebnisse, wenn möglich, und verarbeitet keine unveränderten Designblöcke erneut. Rapid Recompile kann die gesamte Kompilierungszeit reduzieren, nachdem kleine Designänderungen vorgenommen wurden. Rapid Recompile unterstützt HDL-basierte funktionale ECO-Änderungen und ermöglicht Ihnen, Ihre Kompilierzeit zu reduzieren, während die Leistung unveränderter Logik erhalten bleibt.

Rapid Recompile – Support-Ressourcen

Partielle Neukonfiguration

Mit der partiellen Neukonfiguration (PR) können Sie einen Teil der FPGA dynamisch neu konfigurieren, während das verbleibende FPGA Design weiterhin funktioniert.

Sie können mehrere Personas für eine Region Ihres Geräts erstellen und diese Region neu konfigurieren, ohne Vorgänge in Bereichen außerhalb dieser Persona zu beeinträchtigen.

Weitere Informationen zur partiellen Neukonfiguration finden Sie auf der Seite Partielle Neukonfiguration.

Skripterstellung

Die Quartus® Prime- und Quartus® II-Software bietet umfassende Skriptunterstützung für Befehlszeilen- und Tool Command Language (Tcl)-Skript-Designflows. Separate ausführbare Dateien für jede Phase des Software-Design-Flows, wie z. B. Synthese, Anpassung und Timing-Analyse, enthalten Optionen zum Vornehmen gemeinsamer Einstellungen und zum Ausführen allgemeiner Aufgaben. Die Tcl-Skripting-Anwendungsprogrammierschnittstelle (API) enthält Befehle, die grundlegende bis fortgeschrittene Funktionen abdecken.

Befehlszeilen-Skripterstellung

Sie können ausführbare Befehlszeilendateien der Quartus® Prime- oder Quartus® II-Software in Batch-Dateien, Shell-Skripten, Makefiles und anderen Skripten verwenden. Verwenden Sie beispielsweise den folgenden Befehl, um ein vorhandenes Projekt zu kompilieren:

$ quartus_sh --flow compile

Tcl-Skripterstellung

Verwenden Sie die Tcl-API für eine der folgenden Aufgaben:

• Erstellen und Verwalten von Projekten
• Erteilen von Aufträgen
• Zusammenstellung von Designs
• Extrahieren von Berichtsdaten
• Durchführen von Timing-Analysen

Sie können mit einigen der Beispiele auf der Tcl-Beispiel-Webseite der Quartus® II-Software beginnen. Einige andere Ressourcen sind unten aufgeführt.

Skripting-Ressourcen

OpenCL und das OpenCL-Logo sind Marken von Apple Inc., die mit Genehmigung von Khronos verwendet werden.

Weiterführende Links

• Quartus® Prime Pro und Standardsoftware Benutzerhandbücher
• FPGA Software-Download-Center
• Quartus® Prime Software Suite und FPGA Entwicklungstools