Intel® Quartus® Prime Design Software – Support-Center

Die Intel® Quartus® Prime Design Software Suite umfasst alle Software-Design-Tools, die benötigt werden, um Ihre Intel® FPGA vom Konzept bis in die Produktion zu bringen. Die Themen auf dieser Webseite führen Sie durch alle Intel® Quartus® Prime Software-Funktionen. Wählen Sie Ihr Interessengebiet aus und navigieren Sie zu den spezifischen Ressourcen, die Sie im Intel® Quartus® Prime Design Flow benötigen.

Erste Schritte

Übersicht

Erste Schritte

• Intel® Quartus® Prime Software – Kurzanleitung
• Eine kurze Anleitung zur Einrichtung eines Projekts, zur Kompilierung, Durchführung von Zeitablaufanalysen und zur Programmierung eines FPGA Geräts.
• Lesen Sie mich zuerst! (ORMF1000)
• Ein 47-minütiger kostenloser Online-Kurs. Dieser Kurs ist ein Ausgangspunkt, um Intel® FPGA Produkten, Materialien und Ressourcen schnell zu verstehen und zu verwenden.

Benutzerhandbücher

Benutzerhandbücher für Intel® Quartus® Prime Software

Benutzerhandbücher für Intel® Quartus® Prime Pro Edition:

• Intel Quartus Prime Pro Edition Benutzerhandbuch: Erste Schritte
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Platform Designer
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Designempfehlungen
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Compiler
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Designoptimierung
• Benutzerhandbuch für Intel Quartus Prime Pro Edition: Programmierer
• Benutzerhandbuch für Intel Quartus Prime Pro Edition: Blockbasiertes Design
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Teilweise Neukonfiguration
• Intel Quartus Prime Pro Edition – Benutzerhandbuch: Simulation eines Drittanbieters
• Intel Quartus Prime Pro Edition – Benutzerhandbuch: Synthese von Drittanbietern
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Debug-Tools
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Timing Analyzer
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Energieanalyse und -optimierung
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Designeinschränkungen
• Intel Quartus Prime Pro Edition Benutzerhandbuch: PCB-Design-Tools
• Intel Quartus Prime Pro Edition Benutzerhandbuch: Scripting

Benutzerhandbücher für Intel® Quartus® Prime Standard Edition:

• Benutzerhandbuch für Intel Quartus Prime Standard Edition: Erste Schritte
• Benutzerhandbuch für die Intel Quartus Prime Standard Edition: Platform Designer
• Benutzerhandbuch für die Intel Quartus Prime Standard Edition: Designempfehlungen
• Benutzerhandbuch für die Intel Quartus Prime Standard Edition: Compiler
• Benutzerhandbuch für Intel Quartus Prime Standard Edition: Designoptimierung
• Benutzerhandbuch für die Intel Quartus Prime Standard Edition: Programmierer
• Benutzerhandbuch für Intel Quartus Prime Standard Edition: Teilweise Neukonfiguration
• Intel Quartus Prime Standard Edition Benutzerhandbuch: Simulation von Drittanbietern
• Intel Quartus Prime Standard Edition Benutzerhandbuch: Debug-Tools
• Intel Quartus Prime Standard Edition Benutzerhandbuch: Synthese von Drittanbietern
• Intel Quartus Prime Standard Edition Benutzerhandbuch: Timing Analyzer
• Benutzerhandbuch für Intel Quartus Prime Standard Edition: Energieanalyse und -optimierung
• Benutzerhandbuch für die Intel Quartus Prime Standard Edition: Design-Beschränkungen
• Benutzerhandbuch für Intel Quartus Prime Standard Edition: PCB-Design-Tools
• Benutzerhandbuch für Intel Quartus Prime Standard Edition: Scripting

Was ist der Unterschied zwischen der Pro und der Standard Edition?

Schulung Intel® Quartus® Prime Software

Intel bietet verschiedene Arten von Schulungen an, sowohl online als auch persönlich, damit Sie im Intel® Quartus® Prime Design Flow schnell auf dem aktuellen Stand sind. Hier sind einige empfohlene Schulungskurse, um ihnen den Einstieg zu erleichtern.

Schulung Intel® Quartus® Prime Software

Es gibt viele weitere Schulungskurse. Einen vollständigen Katalog finden Sie auf der Intel® FPGA Schulungsseite .

1. I/O-Planung

Überblick über die I/O-Planung

Die I/O-Planung erfolgt in einer frühen Phase FPGA-Design, um eine erfolgreiche Platzierung in Ihrem Zielgerät zu gewährleisten und gleichzeitig dedizierte Pin- und Zeiteinschränkungen zu erfüllen. Die Intel® Quartus® Prime Pro Edition Software bietet zwei Tools, um den komplexen Prozess der Erfüllung der vielen Einschränkungen der I/O-Platzierung zu verwalten.

Der Schnittstellenplaner verwaltet die Komplexität der Integration mehrerer Module mit harten Anforderungen für Pin-Zuweisungen (z. B. PCI Express*, DDR und PLL-Kerne (Intellectual Property) des geistigen Eigentums (IP). Der Schnittstellenplaner interagiert dynamisch mit dem Intel® Quartus® Primen, um die Legalität der Platzierung während der Planung zu überprüfen. Sie können verschiedene Grundrisse anhand interaktiver Berichte bewerten, um die beste Implementierung genau zu planen.

Pin Planner ist ein Low-Level-Tool für die Pin-Zuweisung. Verwenden Sie diese Option, um I/O-Pins manuell zu platzieren und die Slew-Rate und Laufwerksstärke anzugeben.

I/O-Planung – Dokumentation und Schulung

I/O-Planung – Software-Tool-Dokumentation

• Kapitel über die Verwaltung von Geräte-I/O-Pins in einem Abschnitt des Benutzerhandbuchs Intel® Quartus® Prime Pro Edition
• Kapitel zur Schnittstellenplanung in einem Abschnitt der Intel® Quartus® Prime Pro Edition Benutzerhandbuch

I/O-Planung – Gerätedokumentation

• Pin-Out-Dateien für Intel® FPGA Geräte
• Richtlinien für die Stiftverbindung – pro Gerätereihe

I/O-Planung – Schulungskurse

I/O-Planung – Weitere Ressourcen

Die I/O-Planung umfasst viele Überlegungen, insbesondere wenn Hochgeschwindigkeits-I/Os oder spezifische Protokolle beteiligt sind. Weitere Informationen über die I/O-Verwaltung und den Support für die Mainboard-Entwicklung finden Sie auf der Website I/O-Management, Support für Mainboard-Entwicklung und Ressourcen-Center für Signalintegritätsanalyse .

2. Designeingabe

Design-Eintrag – Übersicht

Sie können Ihr Design mit verschiedenen Designeingabemethoden äußern:

• Verwendung einer Hardware Description Language (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer, ein grafisches Einstiegstool zum strukturierten Verbinden komplexer Module
• Andere High-Level-Einstiegsmethoden
• HLS (High Level Synthesis ) mit C++ für die Express-Darstellung komplexer Module
• OpenCL™ verwendet C++ zur Implementierung von Rechenalgorithmen über heterogene Plattformen hinweg

Geistiges Eigentum

Neben der direkten Designeingabe unterstützen Intel® FPGAs ein umfangreiches Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde.

Lernen einer Hardware Description Language (HDL)

Intel bietet mehrere HDL-Schulungskurse an, von kostenlosen Online-Übersichten bis hin zu ganztägigen Kursen unter Leitung von Lehrkräften.

Verwendung von HDL-Vorlagen

Die Intel® Quartus® Prime Software bietet mehrere Vorlagen für häufig verwendete Logikelemente wie Register, ausgewählte Signalzuweisungen, gleichzeitige Signalzuweisungen und Subprogrammierungsanrufe. Vorlagen sind in Verilog, SystemVerilog und VHDL verfügbar.

Wenn Sie nicht sicher sind, wie eine bestimmte Funktion am besten geschrieben werden kann, um sicherzustellen, dass sie korrekt implementiert wird, sollten Sie sich auf diese Vorlagen beziehen. Das Vorlagesystem wird im Benutzerhandbuch für Designempfehlungen im Abschnitt "HDL-Code einfügen aus einer bereitgestellten Vorlage " vollständig beschrieben.

Empfohlene HDL-Codierungsart

HDL-Codierungsstile haben einen erheblichen Einfluss auf die Qualität der Ergebnisse für Logikdesigns. Synthese-Tools optimieren das Design, aber um präzise Ergebnisse zu erzielen, müssen Sie in einem Stil programmieren, der vom Synthesewerkzeug als spezifische Logikkonstrukte leicht erkannt wird.

Darüber hinaus gibt es gute Designpraktiken, die für allgemeines Design digitaler Logik und insbesondere für LAB-basierte Geräte befolgt werden sollten. Die Verwaltung von Logik-Reset-Methoden, Pipeline-Verzögerungen und die korrekte synchrone Signalerzeugung sind einige Beispiele für gute Praktiken beim digitalen Design. Einige Ressourcen für das Lernen guter HDL-Coding-Praktiken sind unten aufgeführt.

Ressourcen für richtlinien für gute HDL-Codierung

Geistiges Eigentum

Intel® FPGAs ein umfangreiches Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde, unterstützen. Jede IP enthält ein Simulationsmodell zur Designüberprüfung vor der Geräteimplementierung. Unter den folgenden Links finden Sie weitere Informationen zu verfügbaren IP-Kernen und dem IP-Ökosystem innerhalb der Intel® Quartus® Prime Software.

Ressourcen für geistiges Eigentum

Plattform-Designer

Plattform-Designer-Dokumentation

Platform Designer (ehemals Qsys) Schulungskurse

Beispiele für Plattform-Designer-Design

Whitepapers

3. Simulation

Simulationsübersicht

Die Intel® Quartus® Prime Software unterstützt RTL und Gate-Level-Designsimulation in unterstützten EDA-Simulatoren.

Die Simulation umfasst:

• Einrichten Ihrer Simulator-Arbeitsumgebung
• Simulationsmodellbibliotheken kompilieren
• Ausführen Ihrer Simulation

Die Intel® Quartus® Prime Software unterstützt die Verwendung eines skriptgesteuerten Simulationsflusses, um die Simulationsverarbeitung in Ihrer bevorzugten Simulationsumgebung zu automatisieren.

In der Intel® Quartus® Prime Standard Edition Software haben Sie die Möglichkeit, den NativeLink-Tool-Flow zu verwenden, der den Start Ihres ausgewählten Simulators automatisiert.

Skript-Simulationsfluss

Die Integration eines HDL-Simulators in den Intel® Quartus® Software-Tool-Flow wird im folgenden Abschnitt des Intel® Quartus®-Software-Benutzerhandbuchs | Handbuch:

• Simulation Intel® FPGA Designs (Pro Edition | Standard-Edition)

Wenn Sie den Platform Designer zur Konfiguration von IP-Kernen und Systemen verwenden, werden Simulationsumgebungs-Setup-Skripts für unterstützte EDA-Simulatoren generiert.

Beim Erstellen mehrerer Platform Designer-Systeme sollten Sie "Generate Simulator Setup Script for IP" (Simulator-Setup-Skript für IP generieren) ausführen, um im Platform Designer ein kombiniertes Skript für Ihre Systeme zu erstellen.

• Erstellen eines kombinierten Simulator-Setup-Skripts (Pro Edition | Standard-Edition)

Sie können generierte IP-Kern-Simulationsskripte in ein Erstklassiges Simulationsskript integrieren, das die Simulation Ihres gesamten Designs steuert. Nach der Ausführung der IP-Setup-Simulation verwenden Sie die folgenden Informationen, um die Vorlagenabschnitte zu kopieren und zur Verwendung in einer neuen Skriptdatei der obersten Ebene zu ändern.

• A mittleres Active-HDL ( Pro Edition | Standard-Edition )
• A mittleres Jahr ( Pro Edition | Standard-Edition )
• Cadence Incisive Enterprise ( Pro Edition | Standard-Edition )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (im Lieferumfang der Intel® Quartus® Prime Software) ( Pro Edition | Standard-Edition )
• Mentor Graphics* ModelSim* – PE ( Pro Edition | Standard-Edition )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | Standard-Edition )
• Mentor Graphics* QuestaSim ( Pro Edition | Standard-Edition )
• Synopsys* VCS und VCS MX ( Pro Edition | Standard-Edition)

In den folgenden Videos finden Sie Anleitungen zur Einrichtung von Simulationen.

• So generieren Sie RTL-Simulationsskripte für Intel® Quartus® Prime Project ›
• ModelSim*-Intel® FPGA Editionssimulation mit Intel® Quartus® Prime Pro Edition ›

NativeLink-Simulationsfluss

In der Intel® Quartus® Prime Standard Edition Haben Sie die Möglichkeit, NativeLink zu verwenden. So können Sie automatisch alle Schritte zur Simulation Ihres Designs starten, nachdem Sie Ihren Quellcode oder Ihre IP geändert haben.

Die NativeLink-Funktion integriert Ihren EDA-Simulator in die Intel® Quartus® Prime Standard Edition Software, indem Folgendes automatisiert wird:

• Generierung von simulatorspezifischen Dateien und Simulationsskripten.
• Kompilierung von Simulationsbibliotheken.
• Automatisches Starten Ihres Simulators nach der Intel® Quartus® Prime Software-Analyse und -Ausarbeitung, -Analyse und -Synthese oder nach einer vollständigen Kompilierung.

Ressourcen für nativeLink Simulation Setup

Simulationsressourcen

Simulationsressourcen

Die Intel® Quartus® Prime Standard Edition Software unterstützt diese EDA-Simulatoren:

• A— Active-HDL
• A mittleren 10000 SSDs
• Cadence Incisive Enterprise
• Mentor Graphics* ModelSim*-Intel FPGA (im Lieferumfang der Intel® Quartus® Prime Software enthalten)
• Mentor Graphics* ModelSim* – PE
• Mentor Grafik* ModelSim* - SE
• Mentor Grafik* QuestaSim
• Synopsys* VCS und VCS MX

Die Integration eines HDL-Simulators in den Intel® Quartus® Software-Tool-Flow wird im Abschnitt Simulating Intel FPGA Designs in Intel Quartus Prime Pro Edition Benutzerhandbuch beschrieben: Third-Party Simulation.

4. Synthese

Synthese – Überblick

Die Logiksynthese-Stufe des Intel® Quartus® Software-Designablaufs übernimmt den Code für die Register-Übertragungsebene (RTL) und erstellt eine Netzliste von Primitiven der unteren Ebene (die Netzliste nach der Synthese). Die Netlist nach der Synthese wird dann als Input für den "Schlosser" verwendet, der das Design platzieren und leiten wird.

Die Intel® Quartus® Prime und Quartus® II Software umfassen fortschrittliche integrierte Synthese und Schnittstellen mit anderen Synthesetools von Drittanbietern. Die Software bietet auch Schemanetzlisten-Betrachter, die Sie verwenden können, um eine Struktur eines Designs zu analysieren und zu sehen, wie die Software Ihr Design interpretiert hat.

Die Syntheseergebnisse können mit den Zuschauern der Quartus® Netlist sowohl nach der RTL-Ausarbeitung als auch nach Technology Mapping eingesehen werden.

Synthesedokumentation

Syntheseschulungen und Demonstrationen

Synthese auf hoher Ebene

Intels HLS-Tool (High-Level Synthesis) nimmt eine in C++ geschriebene Designbeschreibung auf und generiert RTL-Code, der für Intel® FPGAs optimiert ist.

Weitere Informationen zu den Intel® HLS Compiler, einschließlich Dokumentation, Beispielen und Schulungskursen, finden Sie auf der HLS Support-Seite.

HLS Dokumentation

5. Verteiler

– Pro Edition

Mit der Intel® Quartus® Prime Pro Edition Software erledigt der Werker seine Arbeit in individuell steuerbaren Phasen; Sie können jede Stufe einzeln optimieren, indem Sie genau diese Phase des Prozesses ausführen und diese dann iterieren, um diese Stufe zu optimieren.

Entwicklungsphasen

In der Standardeinstellung durchläuft der "Verkleinerer" alle Phasen. Sie können jedoch die Ergebnisse der Von- oder Ausbaustufen analysieren, um Ihr Design zu bewerten, bevor Sie die nächste Stufe ausführen oder eine vollständige Kompilierung ausführen. Weitere Informationen dazu, wie Sie die "Thesen"-Stadien verwenden können, um die Qualität der Ergebnisse für Ihr Design zu steuern, finden Sie im Abschnitt Ausführen des Compilers im Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Sie können mehrere Einstellungen angeben, um die Aufwandsebene des "Registrierten Paketierers" für Register-Packung, Doppeltes Registrieren und Doppeltes sowie allgemeines Aufwandsniveau zu leiten. Weitere Informationen zu den Einstellungen von "Thesen" finden Sie unter Diskussionen im Referenzabschnitt "Die Kompilierer-Einstellungen " im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Veredleser – Standard Edition

In der Intel® Quartus® Prime Standard Edition Software können Sie mehrere Einstellungen angeben, um die Aufwandsebene des "Port"-Geräts zu leiten, wie z. B. packen, duplizieren und registrieren sowie die Gesamtanstrengungsebene. Eine vollständige Auflistung der "Verfälser-Einstellungen" finden Sie auf der Hilfeseite zu Compiler-Einstellungen

Weitere Informationen zu den Einstellungen von", siehe Diskussionen unter

• Reduzierung des Kompilierungszeitabschnitts im Intel® Quartus® Prime Standard Edition Benutzerhandbuch: Compiler.
• Zeitlicher Abschluss und Optimierungsabschnitt der Intel® Quartus® Prime Standard Edition Benutzerhandbuch: Designoptimierung.

6. Timing-Analyse

Überblick über die Zeitablaufanalyse

Der Timing-Analyzer bestimmt die Timing-Beziehungen, die erfüllt werden müssen, damit das Design korrekt funktioniert, und überprüft die Ankunftszeiten mit den für die Verifizierung des Timings erforderlichen Zeiten.

Die Timing-Analyse umfasst viele grundlegende Konzepte: Synchronbogen, Ankunfts- und erforderliche Zeiten, Einrichtungs- und Halteanforderungen usw. Diese werden im Abschnitt "Grundlegende Timing-Analyse-Konzepte " im Intel® Quartus® Prime Standard Edition Benutzerhandbuch definiert: Timing Analyzer.

Der Timing Analyzer wendet Ihre Timing-Einschränkungen an und bestimmt Timing-Verzögerungen aus den Ergebnissen der Implementierung Ihres Designs durch den Händler im Zielgerät.

Der Timing-Analyzer muss von einer genauen Beschreibung Ihrer Timing-Anforderungen arbeiten, die als Timing-Einschränkungen angegeben werden. Im Abschnitt "Beschränkungsdesigns " des Intel® Quartus® Prime Standard Edition Benutzerhandbuch: Timing Analyzer wird beschrieben, wie Timing-Beschränkungen zu.sdc-Dateien hinzugefügt werden können, die sowohl vom Versandhändler als auch vom Timing Analyzer verwendet werden können.

Der Zeitlichkeitsabschluss ist ein iterativer Prozess der Raffination von Zeiteinschränkungen; Anpassung von Parametern für die Synthese und den "Dannierer" und Verwaltung von Seed-Varianten.

Timing-Analyzer

Der Intel Quartus Prime Timing Analyzer

Der Timing Analyzer in der Intel® Quartus® Prime Software ist ein leistungsstarkes Timing-Analysetool nach ASIC-Art, das die Timing-Leistung aller Logik in Ihrem Design anhand einer Beschränkungs-, Analyse- und Reporting-Methodologie nach Branchenstandard validiert. Der Timing Analyzer kann von einer grafischen Benutzeroberfläche oder von einer Befehlszeilenschnittstelle aus betrieben werden, um die Ergebnisse für alle Zeitpfade in Ihrem Design einzuschränken, zu analysieren und zu melden.

Ein vollständiges Benutzerhandbuch für den Timing Analyzer finden Sie im Abschnitt "Running the Timing Analyzer " im Intel® Quartus® Prime Standard Edition Benutzerhandbuch: Timing Analyzer.

Wenn Sie neu in der Timing-Analyse sind, lesen Sie den Abschnitt Recommended Flow for First Time Users im Intel® Quartus® Prime Standard Edition Benutzerhandbuch: Timing Analyzer. Dies beschreibt den vollständigen Designablauf unter Verwendung grundlegender Einschränkungen.

Timing-Analyzer-Schulungskurse

Zeitlicher Abschluss

Wenn der Timing-Analyzer feststellt, dass Ihre Timing-Spezifikationen nicht erfüllt sind, muss das Design für den zeitlichen Ablauf optimiert werden, bis die Diskrepanz geschlossen ist und Ihre Timing-Spezifikationen erfüllt sind.

Das Timing des Abschlusses umfasst mehrere mögliche Techniken. Die effektivsten Techniken variieren je nach Design. Das Timing-Abschluss- und Optimierungs-Kapitel im Benutzerhandbuch zur Designoptimierung: Intel Quartus Prime Pro Edition bietet viele praktische Tipps zum zeitlichen Abschlussprozess.

Es gibt mehrere zusätzliche Schulungskurse, die Ihnen helfen, zu verstehen, wie Sie Ihr Design für die richtigen Timing-Schließungstechniken bewerten können.

Zeitlicher Ablauf von Schulungskursen zum Abschluss

7. Designoptimierung

Überblick über die Designoptimierung

Die Intel® Quartus® Prime und Quartus® II Software umfasst eine Vielzahl von Funktionen, die Ihnen helfen, Ihr Design für den Bereich und das Timing zu optimieren. Dieser Abschnitt enthält die Ressourcen, die Ihnen bei Designoptimierungstechniken und -tools helfen.

Die Intel® Quartus® Prime und Quartus® II Software bieten Optimierungen der physischen Synthese-Netlist, um Designs weiter als den Standardkompilierungsprozess zu optimieren. Die physikalische Synthese verbessert die Leistung Ihres Designs, unabhängig vom verwendeten Synthesetool.

Dokumentation für den Optimierungssupport

Schulungen zur Designoptimierung

Designoptimierungstools

Die Intel® Quartus® Prime Software bietet Tools, die Ihr Design visuell präsentieren. Mit diesen Tools können Sie alle Problembereiche in Ihrem Design in Bezug auf logische oder physische Ineffizienzen diagnostizieren.

• Sie können die Netlist Viewer verwenden, um eine schematische Darstellung Ihres Designs in mehreren Phasen des Implementierungsprozesses zu sehen: vor der Synthese, nach der Synthese und nach Ort und Route. Auf diese Weise können Sie Ihre Designabsicht in jeder Phase bestätigen.
• Der Design-Partitionsplaner hilft Ihnen, das Partitionierungsschema eines Designs zu visualisieren und zu überarbeiten, indem timing-Informationen, relative Konnektivitätsdichten und die physische Platzierung von Partitionen angezeigt werden. Sie können Partitionen in anderen Viewern finden oder Partitionen ändern oder löschen.
• Mit dem Chip Planner können Sie Grundrisszuweisungen vornehmen, Energieanalysen durchführen und kritische Pfade und Routing-Überlastung visualisieren. Der Design-Partitionsplaner und der Chipplaner ermöglichen es Ihnen, Ihr Design auf einer höheren Ebene zu partitionieren und zu layouten.
• Design Space Explorer II (DSE) automatisiert die Suche nach den Einstellungen, die bei jedem einzelnen Design die besten Ergebnisse liefern. DSE untersucht den Designraum Ihres Designs, wendet verschiedene Optimierungstechniken an und analysiert die Ergebnisse, um Ihnen dabei zu helfen, die besten Einstellungen für Ihr Design zu finden.

Die Verwendung dieser Tools kann Ihnen helfen, die Implementierung des Geräts zu optimieren.

Netlist Viewer

Die Intel® Quartus® Prime Software Netlist Viewer bieten leistungsstarke Möglichkeiten, Ihr Design in verschiedenen Phasen anzuzeigen. Cross-Probeing ist mit anderen Designansichten möglich: Sie können ein Element auswählen und im Fenster Chip Planner und Design File Viewer markieren.

• Der RTL Viewer zeigt die Logik und Verbindungen, die das Projekt nach Ausarbeitung der Hierarchie und der wichtigsten Logikblöcke auf sich zieht. Mit dem RTL Viewer können Sie Ihr Design vor Simulationen oder anderen Verifizierungsprozessen visuell überprüfen.
• Der Technology Map Viewer (Post-Mapping) kann Ihnen dabei helfen, Knoten in Ihrer Netlist nach der Synthese, aber vor Ort und Route zu finden.
• Der Technology Map Viewer (Post-Postdoc) zeigt die Netzliste nach Ort und Route an. Dies kann sich von der Post-Mapping-Netliste unterscheiden, da der Spieler Optimierungen vornehmen kann, um Einschränkungen während der physischen Optimierung zu erfüllen.

Netlist und "State Machine Viewer"

Sehen Sie sich in den unten stehenden Videos eine Demonstration des Quartus® Software Netlist Viewer und des "Staatsmaschinen-Viewers" an.

Chip-Planer

Die Design-Grundrissanalyse hilft, den zeitlichen Ablauf zu schließen und in hochkomplexen Designs optimale Leistung zu gewährleisten. Der Chip-Planer in der Intel® Quartus® Prime Software hilft Ihnen, den zeitlichen Ablauf Ihrer Designs schnell zu schließen. Sie können den ChipPlaner zusammen mit Logic Lock Regions verwenden, um Ihre Designs zu kompilieren und Ihnen beim Floorplanning zu helfen. Verwenden Sie außerdem Partitionen, um Platzierungs- und Routing-Ergebnisse aus einzelnen Kompilierungsläufen beizubehalten.

Sie können mit dem ChipPlaner Designanalysen durchführen sowie den Design-Grundriss erstellen und optimieren. Verwenden Sie den Pin Planner, um I/O-Zuweisungen vorzunehmen.

Ressourcen des Chip-Planers.

Design Space Explorer II

Design Space Explorer II (DSE) ermöglicht es Ihnen, die vielen Parameter zu erforschen, die für die Designkompilierung verfügbar sind.

Sie können das DSE verwenden, um mehrere Kompilierungen mit verschiedenen Parametern zu verwalten, um die beste Kombination von Parametern zu finden, mit denen Sie den zeitlichen Abschluss erzielen können.

Design Space Explorer II Ressourcen.

8. On-Chip-Debugging

On-Chip-Debugging – Übersicht

Da FPGAs Leistungssteigerung, Größe und Komplexität, kann der Verifizierungsprozess zu einem kritischen Teil des FPGA Designzyklus werden. Um die Komplexität des Verifizierungsprozesses zu verringern, bietet Intel ein Portfolio an On-Chip-Debugging-Tools an. Die On-Chip-Debugging-Tools ermöglichen die Echtzeit-Erfassung interner Knoten in Ihrem Design, um Ihnen dabei zu helfen, Ihr Design schnell zu verifizieren, ohne externe Geräte wie einen Banklogikanalysator oder Protokollanalysator zu verwenden. Dadurch kann die Anzahl der Pins reduziert werden, die für die Signaldurchtaktung auf Boardebene benötigt werden. Eine Anleitung zu allen Tools im Debug-Portfolio finden Sie im Abschnitt System Debugging Tools im Benutzerhandbuch für Debug-Tools: Intel® Quartus® Prime Pro Edition.

• System Console (Systemkonsole ) – Systemkonsole ermöglicht eine schnellere Verifizierung und schnelleres Öffnen des Mainboards.
• Transceiver Native PHY Toolkit
  • Benutzerhandbuch für Intel® Cyclone® 10-GX-Transceiver-PHY
  • Benutzerhandbuch für Intel® Arria®-10-Transceiver-PHY

• Signal Tap Logic Analyzer (Signal Tap Logic Analyzer ) – Verwendet lokale FPGA-Ressourcen, um Testknoten zu proben und die Informationen über grafische Wellenform-Displays in der Intel Quartus Prime Software GUI auszugeben.
• Signal Probe – Leiten Sie interne Signale zur Überwachung schrittweise an I/O-Pins weiter.
• Logic Analyzer Interface (Logikanalysator-Schnittstelle ) – Multiplex ein Satz von Signalen an eine kleine Anzahl von Ersatz-I/O-Pins zur Überwachung.
• In-System Sources and Probes (In-System-Quellen und Prüfpunkte ) – Laufwerks- und Sample-Logikwerte mit JTAG.
• In-System Memory Content Editor (In-System Memory Content Editor ) – Anzeige und Bearbeitung des On-Chip-Speichers.
• Virtual JTAG Interface (Virtuelle JTAG-Schnittstelle ) – Ermöglicht die Kommunikation mit der JTAG-Schnittstelle.

Das Debugging von externem Speicher wird durch das Extermal Memory Interface Toolkit erleichtert, das im Support-Center für die externe Speicherschnittstelle detailliert beschrieben wird.

Das Transceiver-Toolkit bietet umfangreiche Möglichkeiten zur Verifizierung der Transceiver-Signalqualität und -Leistung. Weitere Informationen zu diesem Toolkit finden Sie auf der Produktseite des Transceiver-Toolkits.

On-Chip-Debugging-Beispiele

On-Chip-Debugging-Designbeispiele

Hier sind einige Beispiele, die Ihnen helfen, die verfügbaren Funktionen für gängige Debugging-Szenarien zu nutzen.

• SignalTap II Logikanalysator – zustandsbasierte Beispiele für Triggering Flow Design
• Beispiel für In-System-Quellen und Prüfpunkte
• Transceiver-Toolkit-Beispiele für Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT und Stratix® IV GX/GT Geräte
• Systemkonsolen-Designbeispiele (.qar Quartus® Software-Archivformat)

On-Chip-Debugging – Schulungskurse

On-Chip-Debugging von Schulungskursen

On-Chip-Debugging – Andere Ressourcen

On-Chip-Debugging – andere Ressourcen

Erweiterte Themen

Blockbasierter Designfluss

Die Intel® Quartus® Prime Pro Edition Designsoftware bietet Block-basierte Design-Flows. Es gibt zwei Arten: Die Abläufe für inkrementelle Block-basierte Kompilierung und Design-Block-Wiederverwendung, die es Ihrem geografisch unterschiedlichen Entwicklungsteam ermöglichen, an einem Design zusammenzuarbeiten.

Eine inkrementelle Block-basierte Kompilierung bewahrt oder leert eine Partition innerhalb eines Projekts. Dies funktioniert mit Kernpartitionen und erfordert keine zusätzlichen Dateien oder Bodenplanung. Die Partition kann an Quellen-, Synthese- und finalen Snapshots gesichert werden.

Mit dem Design-Block-Wiederverwendungsablauf können Sie einen Block eines Designs in einem anderen Projekt wiederverwenden, indem Sie eine Partition erstellen, bewahren und ausblenden. Mit dieser Funktion können Sie eine saubere Hand off timing-geschlossene Module zwischen verschiedenen Teams erwarten.

Blockbasierte Designressourcen

• Blockbasierter Designablauf im Benutzerhandbuch Intel® Quartus® Prime Pro Edition
• Tutorial: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Prime Software v17.1)
• Design-Datei (.zip)
• Schulung: Design-Block-Wiederverwendung (OBBDR100)
• Training: Inkrementelle Block-basierte Kompilierung (Teil 1 von 3) (OIBBC100)
• Training: Inkrementelle Block-basierte Kompilierung (Teil 2 von 3) (OIBBC101)
• Training: Inkrementelle Block-basierte Kompilierung (Teil 3 von 3) (OIBBC102)

Schnelles Rekompilieren

Schnelles Rekompilieren ermöglicht nach Möglichkeit die Wiederverwendung früherer Synthese- und Ergebnisergebnisse und verarbeitet keine unveränderten Design-Blocks. Eine schnelle Neukompilierung kann die gesamt Kompilierungszeit reduzieren, nachdem kleine Designänderungen vorgenommen wurden. Rapid Recompile unterstützt HDL-basierte funktionelle ECO-Änderungen und ermöglicht es Ihnen, Ihre Kompilierungszeit zu reduzieren und gleichzeitig die Leistung unveränderter Logik zu erhalten.

Schnelles Rekompilieren – Support-Ressourcen

Teilweise Neukonfiguration

Mit der teilweisen Neukonfiguration (PR) können Sie einen Teil der FPGA dynamisch neu konfigurieren, während der verbleibende FPGA-Design weiterhin funktioniert.

Sie können mehrere Personas für eine Region Ihres Geräts erstellen und diese Region neu konfigurieren, ohne die Vorgänge in Bereichen außerhalb dieser Persona zu beeinträchtigen.

Weitere Informationen zur partiellen Neukonfiguration finden Sie auf der Seite Teilweise Neukonfiguration.

Scripting

Die Intel® Quartus® Prime und Quartus® II Software umfasst umfassende Scripting-Unterstützung für Skript-Design-Flows in der Befehlszeile und der Tool Command Language (Tcl). Separate ausführbare Dateien für jede Phase des Softwaredesign-Flusses, wie Synthese, Abschluss und Timing-Analyse, enthalten Optionen für die Erstellung gängiger Einstellungen und die Durchführung gängiger Aufgaben. Die Tcl Scripting Application Programming Interface (API) umfasst Befehle, die grundlegende bis fortschrittliche Funktionen umfassen.

Befehlszeilenskripting

Sie können Intel® Quartus® Prime oder Quartus® II Software Befehlszeilen-Ausführbares in Batchdateien, Shell-Skripts, Makefiles und anderen Skripts verwenden. Verwenden Sie beispielsweise den folgenden Befehl, um ein bestehendes Projekt zu kompilieren:

quartus_sh $ – Flow-Kompilierung

TCL-Scripting

Verwenden Sie die Tcl-API für eine der folgenden Aufgaben:

• Erstellen und Verwalten von Projekten
• Aufgaben erstellen
• Designs kompilieren
• Extrahieren von Berichtsdaten
• Durchführung einer Timing-Analyse

Sie können mit einigen der Beispiele in der Quartus® II Software Tcl Beispiele Webseite beginnen. Unten finden Sie mehrere weitere Ressourcen.

Skript-Ressourcen

OpenCL und das OpenCL-Logo sind Marken von Apple Inc., die mit Genehmigung von Khronos verwendet werden.