Intel® Quartus® Prime Design Software Support-Center
Intel® Quartus® Themen zur Prime-Designsoftware, die Sie durch alle Softwarefunktionen führen.
Erste Schritte
Die Intel® Quartus® Prime Design Software Suite umfasst alle Software-Design-Tools, die Sie benötigen, um Ihre Intel® FPGA vom Konzept in die Produktion zu bringen. Die Themen auf dieser Webseite führen Sie durch alle Funktionen der Intel® Quartus® Prime Software. Wählen Sie Ihr Interessengebiet aus und navigieren Sie zu den spezifischen Ressourcen, die Sie im Intel® Quartus® Prime-Design-Flow benötigen.
- Kurzanleitung für Intel® Quartus® Prime Software
- Eine kurze Anleitung zum Einrichten eines Projekts, zum Kompilieren, zum Durchführen von Timing-Analysen und zum Programmieren eines FPGA Geräts.
- Lesen Sie mich zuerst! (ORMF1000)
- Ein 44-minütiger kostenloser Online-Kurs. Dieser Kurs ist ein Ausgangspunkt, um Intel® FPGA Produkte, Begleitmaterialien und Ressourcen schnell zu verstehen und zu nutzen.
Die Intel® Quartus® Prime Software umfasst alle Software-Tools, die Sie zum Definieren, Simulieren, Implementieren und Debuggen Ihres FPGA Designs benötigen. Klicken Sie zunächst auf die Schaltflächen unten, um die Software herunterzuladen, zu lizenzieren und eine Kurzanleitung zu erhalten. Sehen Sie sich anschließend einige der Schulungsmaterialien an, die für die Intel® Quartus® Prime Software angeboten werden – von kurzen Online-Tutorials bis hin zu ganztägigen, von Lehrern geleiteten Kursen.
Was ist der Unterschied zwischen der Standard Edition und der Pro Edition?
1. Laden Sie die Intel® Quartus® Prime-Software herunter
2. Holen Sie sich eine Lizenz zum Ausführen der Intel® Quartus® Prime-Software
3. Sehen Sie sich die Kurzanleitung an
Im Abschnitt "Erste Schritte" finden Sie eine Liste der grundlegenden Ressourcen für den Einstieg, einschließlich Kurzanleitungen, einem Link zur Basisdokumentation und einem Link zu den verfügbaren Online- und Schulungskursen mit Kursleitern.
Intel® Quartus® Prime-Benutzerhandbücher
Intel® Quartus® Prime Software Schulung
Intel bietet verschiedene Arten von Schulungen an, sowohl online als auch persönlich, damit Sie sich schnell mit dem Intel® Quartus® Prime-Designablauf vertraut machen. Hier sind einige empfohlene Schulungskurse, um Ihnen den Einstieg zu erleichtern.
Intel® Quartus® Prime Software Schulung
Kursname | Typ | Dauer |
---|---|---|
Einsteiger-Workshop für Intel® FPGAs | Online-Sitzung |
4 Stunden 30 Minuten |
Viele weitere Schulungen stehen zur Verfügung. Einen vollständigen Katalog finden Sie auf der Seite Intel® FPGA Schulung .
1. I/O-Planung
Die E/A-Planung erfolgt in einem frühen Stadium FPGA Designs, um eine erfolgreiche Platzierung in Ihrem Zielgerät zu gewährleisten und gleichzeitig dedizierte Pin- und Timing-Beschränkungen zu erfüllen.
- Die Software Intel® Quartus® Prime Pro Edition bietet zwei Tools, um den komplexen Prozess der Erfüllung der vielen Einschränkungen der E/A-Platzierung zu verwalten.
Werkzeugbeschreibung I | /O-Planungsaufgabe | Zugriff | |
---|---|---|---|
Schnittstellenplaner | Das Schnittstellenplaner-Tool verwaltet die Komplexität der Integration mehrerer Module mit harten Anforderungen für Pin-Zuweisungen (z. B. PCI Express*, DDR und PLL-Cores (Intellectual Property). Der Interface Planner interagiert dynamisch mit dem Intel® Quartus® Prime Fitter, um die Platzierungsrechtmäßigkeit während der Planung zu überprüfen. Sie können verschiedene Grundrisse anhand interaktiver Berichte bewerten, um die beste Umsetzung genau zu planen. | Planung von Schnittstellen und Geräteperipherie | Tools > Schnittstellenplaner |
Pin-Planer | Das Pin-Planer-Tool ist ein Low-Level-Pin-Zuweisungstool. Verwenden Sie diese Skala, um I/O-Pins manuell zu platzieren und Anstiegsrate und Ansteuerungsstärke anzugeben. | Bearbeiten, Validieren oder Exportieren von Pin-Zuweisungen | Zuweisungen > Pin-Planer |
Dokumentation zur I/O-Planung
Dokumentation zum Software-Tool
- Kapitel "Verwalten der Geräte-I/O-Pins" in einem Abschnitt des Handbuchs der Intel® Quartus® Prime Pro Edition
- Kapitel Schnittstellenplanung in einem Abschnitt des Intel® Quartus® Prime Pro Edition Benutzerhandbuchs
Gerätedokumentation
I/O-Schulung
Kurstyp Dauer | ||
---|---|---|
Schnelles und einfaches I/O-Systemdesign mit BluePrint | Kostenlos, Online | 39 Minuten |
Andere Ressourcen
Die E/A-Planung erfordert viele Überlegungen, insbesondere wenn Hochgeschwindigkeits-E/As oder bestimmte Protokolle beteiligt sind.
Weitere Informationen zum I/O-Management und zur Unterstützung bei der Board-Entwicklung finden Sie unter:
2. Designeintrag
Designeintrag – Übersicht
Sie können Ihr Design mit mehreren Designeingabemethoden ausdrücken:
- Verwenden einer Hardwarebeschreibungssprache (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, ein grafisches Eingabewerkzeug zur strukturierten Verbindung komplexer Module
- Andere High-Level-Einstiegsmethoden
- High-Level-Synthese (HLS) mit C++ zur Darstellung komplexer Module
- OpenCL™ verwendet C++, um Berechnungsalgorithmen auf heterogenen Plattformen zu implementieren
Intel® FPGA Geistiges Eigentum
Neben der direkten Designeingabe unterstützen Intel-FPGAs ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde.
Erlernen einer Hardware Description Language (HDL)
Intel bietet verschiedene HDL-Schulungen an, von kostenlosen Online-Übersichten bis hin zu ganztägigen Kursen mit Lehrern.
Kurstyp Dauer | ||
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Verilog HDL – Grundlagen | 50 Minuten | Online, Kostenlos |
VHDL-Grundlagen | 92 Minuten | Online, Kostenlos |
Verilog HDL Advanced | 8 Stunden | Unter Anleitung von Lehrern |
SystemVerilog mit der Quartus® II Software | 38 Minuten | Online, Kostenlos |
Verwenden von HDL-Vorlagen
Die Software Intel® Quartus® Prime bietet verschiedene Vorlagen für häufig verwendete Logikelemente wie Register, ausgewählte Signalzuweisungen, gleichzeitige Signalzuweisungen und Unterprogrammaufrufe. Vorlagen sind in Verilog, SystemVerilog und VHDL verfügbar.
Wenn Sie sich nicht sicher sind, wie Sie eine bestimmte Funktion am besten schreiben, um sicherzustellen, dass sie korrekt implementiert wird, sollten Sie sich auf diese Vorlagen beziehen. Das Vorlagensystem wird im Abschnitt Einfügen von HDL-Code aus einer bereitgestellten Vorlage im Benutzerhandbuch Designempfehlungen vollständig beschrieben.
Empfohlener HDL-Codierungsstil
HDL-Codierungsstile haben einen erheblichen Einfluss auf die Qualität der Ergebnisse für Logikdesigns. Synthesewerkzeuge optimieren das Design, aber um präzise Ergebnisse zu erzielen, müssen Sie in einem Stil codieren, der vom Synthesewerkzeug leicht als spezifische Logikkonstrukte erkannt wird.
Darüber hinaus gibt es gute Designpraktiken, die für das allgemeine Design digitaler Logik und insbesondere für LAB-basierte Geräte befolgt werden sollten. Die Verwaltung von Logik-Reset-Methoden, Pipeline-Verzögerungen und die ordnungsgemäße synchrone Signalgenerierung sind einige Beispiele für gute digitale Designpraktiken. Einige Ressourcen zum Erlernen guter HDL-Codierungspraktiken sind unten aufgeführt.
Ressourcen für gute HDL-Codierungsstilrichtlinien
Ressourcenbeschreibung | |
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Empfohlene HDL-Codierungsstile | Ein Abschnitt im Benutzerhandbuch der Intel® Quartus® Prime Pro Edition. |
Empfohlene Designmethoden | Ein Abschnitt im Benutzerhandbuch der Intel® Quartus® Prime Pro Edition. |
Advanced Synthesis Kochbuch mit Designbeispielen | PDF mit Designbeispielen. |
Geistiges Eigentum
Intel FPGAs unterstützen ein umfangreiches Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde. Jedes IP enthält ein Simulationsmodell zur Designverifizierung vor der Geräteimplementierung. Unter den folgenden Links finden Sie weitere Informationen zu verfügbaren IP-Cores und dem IP-Ökosystem innerhalb der Intel® Quartus® Prime-Software.
Ressourcenbeschreibung | |
---|---|
Intel® FPGA IP Portfolio | Überblick über Intel® FPGA IP Portfolio. |
Einführung in Intel® FPGA IP Kerne | So verwalten der IP-Katalog und der Parametereditor die IP-Cores in der Intel® Quartus® Prime Software. |
Intel® FPGA IP-Finder | Eine umfassende Liste der Intel® FPGA IP Kerne. |
Plattform-Designer
Webcast zur Einführung in Platform Designer ansehen
Der Platform Designer ist ein grafisches Systemintegrationswerkzeug, mit dem Sie ein System komplexer Komponenten schnell integrieren können.
Mit einem standardisierten Interconnection-Framework (Avalon® oder AMBA* AXI*) können Sie geistiges Eigentum von Dritten, aus dem geistigen Eigentum Ihrer eigenen Organisation oder aus noch zu definierenden Black-Box-Modulen integrieren. Alle Intel® FPGA IP Kerne entsprechen den Schnittstellenspezifikationen des Platform Designers.
Der Platform Designer generiert die HDL für die Instanziierung in den Rest Ihres FPGA Designs.
Dokumentation für Platform Designer
Ressourcenbeschreibung | |
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Erstellen eines Systems mit Platform Designer | Grundlagen der Verwendung des Platform Designers. |
Erstellen von Platform Designer-Komponenten | Integration von IP-Komponenten (Intellectual Property) zur Verwendung im Plattform-Designer. |
Plattform-Designer-Verbindung | Einzelheiten zu den Speicherzuordnungs- und Streaming-Schnittstellen, die in den Verbindungsstandards Avalon® und AMBA* AXI* verfügbar sind. |
Optimierung der Platform Designer Systemleistung | Optimierung von Pipelines und Umgang mit Busarbitrierung in einem Plattform-Designer-System. |
Tcl-Referenz der Komponentenschnittstelle | API-Referenz (Application Programming Interface) für die Integration von IP in das Plattform-Designer-System. |
Plattform-Designer Systemdesign-Komponenten | Beschreibung der Verbindungskomponenten, die im Plattform-Designer verfügbar sind. |
Platform Designer (ehemals Qsys) – Schulungskurse
Kursdauer Art | derKursdauer | |
---|---|---|
Erstellen eines Systemdesigns mit Platform Designer: Erste Schritte | 28 Minuten | Kostenlos, Online |
Einführung in Platform Designer | 30 Minuten | Kostenlos, Online |
Einführung in das Platform Designer System Integration Tool | 8 Stunden | Unter Anleitung von Lehrern |
Platform Designer in der Intel® Quartus® Prime Pro Edition Software | 63 Minuten | Kostenlos, Online |
Erweitertes Systemdesign mit Qsys: Komponenten- und Systemsimulation | 28 Minuten | Kostenlos, Online |
Erweitertes Systemdesign mit Platform Designer: Systemoptimierung | 46 Minuten | Kostenlos, Online |
Erweitertes Systemdesign mit Qsys: Systemverifizierung mit System Console | 26 Minuten | Kostenlos, Online |
Erweitertes Systemdesign mit Qsys: Verwendung von Hierarchie | 45 Minuten | Kostenlos, Online |
Benutzerdefinierte IP-Entwicklung mit Avalon®- und Arm* AMBA*-AXI-Schnittstellen | 107 Minuten | Kostenlos, Online |
Platform Designer Designbeispiele
Beschreibung der Ressourcen | |
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Platform Designer – Designbeispiel | Herunterladbares Designbeispiel eines Speichertesters, der im Platform Designer implementiert ist. |
AXI* Speicher Designbeispiel | AMBA* AXI*-3 Agent-Schnittstelle auf einer einfachen benutzerdefinierten Verilog-Speicherkomponente. |
BFM-Simulationsbeispiel: HPS AXI* Bridge-Schnittstelle zum FPGA Core | Eine HPS-Schnittstelle (Hard Processor System) zur FPGA AXI* Bridge (h2f). |
Avalon® Verifizierung IP Suite Benutzerhandbuch (PDF) | Busfunktionsmodelle (BFMs) zur Verifizierung von IP-Cores mit Avalon®Schnittstellen. |
Design-Dateien (.zip) | |
Mentor Graphics* AXI* Verifizierung IP Suite (PDF) | BFMs zur Verifizierung von IP-Cores mit AMBA* AXI*-Schnittstellen. |
Whitepapers
Ressourcenbeschreibung | |
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Vergleich der IP-Integrationsmethoden für eine FPGA Implementierung | Erörtert die Herausforderungen bei der Vernetzung in komplexen FPGA Geräten. |
Anwendung der Vorteile der Network-on-a-Chip-Architektur auf FPGA Systemdesign | Beschreibt die Vorteile von Network-on-a-Chip-Architekturen (NoC) im Intel® FPGA Systemdesign. |
3. Simulation
Simulationsübersicht
Die Software Intel® Quartus® Prime unterstützt RTL und Designsimulation auf Gate-Ebene in unterstützten EDA-Simulatoren.
Die Simulation umfasst:
- Einrichten der Arbeitsumgebung des Simulators
- Kompilieren von Bibliotheken für Simulationsmodelle
- Ausführen der Simulation
Die Intel® Quartus® Prime-Software unterstützt die Verwendung eines geskripteten Simulationsablaufs zur Automatisierung der Simulationsverarbeitung in Ihrer bevorzugten Simulationsumgebung.
In der Intel® Quartus® Prime Standard Edition Software haben Sie die Möglichkeit, den NativeLink Tool Flow zu verwenden, der den Start des von Ihnen gewählten Simulators automatisiert.
Geskripteter Simulationsablauf
Themenbeschreibung | Pro | EditionStandard Edition | |
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Simulation von Intel® FPGA Designs | Bei Verwendung des Platform Designers zur Konfiguration von IP-Cores und -Systemen werden Skripte für das Setup der Simulationsumgebung für unterstützte EDA-Simulatoren generiert. | Simulation von Drittanbietern | Simulation von Drittanbietern |
Aldec Active-HDL | Dieses Kapitel enthält spezifische Richtlinien für die Simulation von Intel® Quartus® Prime-Designs mit der Aldec Active-HDL- oder Riviera-PRO-Software. | Aldec Active-HDL und Riviera-PRO Support | Aldec Active-HDL und Riviera-PRO Richtlinien |
Cadence Incisive Enterprise | Dieses Kapitel enthält spezifische Richtlinien für die Simulation von Intel® Quartus® Prime Pro Edition-Designs mit der Cadence Xcelium* Parallelsimulator-Software. | Cadence Xcelium* Parallelsimulator-Support | Cadence Simulator Support |
Siemens EDA QuestaSim* | Dieses Kapitel enthält Richtlinien für die Simulation von Intel® Quartus® Prime-Designs mit den unterstützten Siemens EDA QuestaSim* Simulatoren. | Siemens EDA QuestaSim* Simulator Support | Support für Questa* Intel® FPGA Edition, ModelSim® und Questa* Simulator |
Synopsys* VCS und VCS MX | Sie können Ihren unterstützten EDA-Simulator in den Intel® Quartus® Prime-Design-Flow einbinden. Dieses Dokument enthält Richtlinien für die Simulation von Intel® Quartus® Prime-Designs mit der Synopsys VCS- oder VCS MX-Software. | Synopsys VCS* und VCS MX – Support | Synopsys VCS* und VCS MX – Support |
Anleitungen zum Einrichten von Simulationen finden Sie in den folgenden Videos: |
NativeLink Simulationsablauf
In der Intel® Quartus® Prime Standard Edition Software haben Sie die Möglichkeit, NativeLink zu verwenden. Auf diese Weise können Sie automatisch alle Schritte starten, die zur Simulation Ihres Designs erforderlich sind, nachdem Sie Ihren Quellcode oder Ihre IP geändert haben.
Die NativeLink-Funktion integriert Ihren EDA-Simulator in die Intel® Quartus® Prime Standard Edition-Software, indem Folgendes automatisiert wird:
- Generierung von simulatorspezifischen Dateien und Simulationsskripten.
- Zusammenstellung von Simulationsbibliotheken.
- Automatischer Start Ihres Simulators nach der Analyse und Ausarbeitung, Analyse und Synthese der Intel® Quartus® Prime-Software oder nach einer vollständigen Kompilierung.
Ressourcen für das Setup von NativeLink Simulation
Ressourcen für das NativeLink-Simulations-Setup | Beschreibung | des Ressourcentyps |
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Verwendung von NativeLink Simulation | Benutzerhandbuch | Ein Kapitel im Benutzerhandbuch der Intel Quartus Prime Standard Edition: Simulation durch Drittanbieter. |
So richten Sie NativeLink Simulation ein | Video | Ein kurzes Video, das zeigt, wie man NativeLink für ein einfaches Design einrichtet. |
Simulationsressourcen | Ressourcentyp Beschreibung | |
---|---|---|
Simulation von Intel® FPGA Designs (Intel® Quartus® Prime Pro Edition) | Benutzerhandbuch | Hauptdokumentation für die Software Intel® Quartus® Prime Pro Edition. |
Simulation von Intel® FPGA Designs (Intel® Quartus® Prime Standard Edition) | Handbuch | Hauptdokumentation für die Intel® Quartus® Prime Standard Edition Software. |
Generieren einer Testbench mit dem Simulationstool Intel® FPGA-ModelSim* | Video | Dieses Video zeigt die einfachste Möglichkeit, einen Prüfstand mit Altera-Modelsim zu generieren. Sie können den Prüfstand mit VHDL/Verilog-Programmierung im generierten Prüfstand modifizieren. Folgen Sie Intel FPGA, um zu sehen, wie wir auf Erfolg programmiert sind und Ihnen helfen können, Ihre FPGA Probleme mit umfassenden Lösungen anzugehen. |
Simulation eines Nios® II Prozessordesigns | Video | In diesem Video wird beschrieben, wie Sie das Design des Nios II Prozessors simulieren. Folgen Sie Intel FPGA, um zu sehen, wie wir auf Erfolg programmiert sind und Ihnen helfen können, Ihre FPGA Probleme mit umfassenden Lösungen anzugehen. |
Simulation eines aktiven seriellen Speicherschnittstellenblocks | Video | Dieses Video zeigt den Benutzern, wie man ein einfaches Lesen und Schreiben auf einen Flash-Speicher eines Drittanbieters unter Verwendung eines aktiven seriellen Speicherschnittstellenblocks simuliert. |
Generieren einer PHYLite Beispiel-Designsimulation in ModelSim* in 16.1 mit Arria® 10 | Video | Dieses Tutorial-Video zeigt, wie Sie Simulationsdateien aus benutzerdefinierten PHYLite-Einstellungen in Qsys generieren. Außerdem erfahren Sie, wie Sie die Simulationsumgebung in ModelSim einrichten, um PHYLite-Simulationen auszuführen. Diese Videoanleitung verwendet Arria 10 spezifisches Gerät, 16.1 Quartus und ModelSim 10.5c. |
So simulieren Sie die Cyclone® V 8B10B IP-Byte-Reihenfolge | Video | Dieses Video zeigt den Benutzern, wie sie im Cyclone V Native PHY mit 8b10b und im PCS-Modus mit doppelter Breite manuelle Wortausrichtungen und Bytereihenfolge durchführen. Eine ähnliche Methode gilt für alle Geräte der V-Serie. Wenn der PCS-Modus mit doppelter Breite und Byte SERDES aktiviert ist, erreicht der Transceiver eine höhere Datenrate. |
Simulation von Arria® 10 RLDRAM3 mit dem Herstellerspeichermodell | Video | Dieses Video zeigt dem Benutzer, wie er eine Beispiel-Designsimulation ausführt, indem Intel FPGA generisches Speichermodell durch das Speichermodell des Herstellers ersetzt wird. |
Ping Pong PHY DDR3 Simulation | Video | Verstehen Sie das Ping Pong PHY-Design mit der Quartus II-Software und simulieren Sie das Ping Pong PHY mit dem ModelSim-Simulator Folgen Sie Intel FPGA, um zu sehen, wie wir auf Erfolg programmiert sind und Ihnen helfen können, Ihre FPGA Probleme mit umfassenden Lösungen anzugehen. |
Simulation von SoC HPS DDR3 Kern | Video | Lernen Sie, einen DDR3-Kern aus dem SoC HPS (Hard Processor System) mit der Quartus II-Software v. 13.1 und dem Qsys Systemintegrationstool, Questa Sim 10.1d und einem Linux-Rechner zu simulieren Folgen Sie Intel FPGA, um zu sehen, wie wir auf Erfolg programmiert sind und Ihnen helfen können, Ihre FPGA Probleme mit umfassenden Lösungen anzugehen. |
Erweitertes Systemdesign mit Platform Designer: Komponenten- und Systemsimulation |
Onlineschulung | Dieses Training ist Teil 1 von 4. Das Systemintegrationswerkzeug Platform Designer spart viel Zeit, indem es automatisch eine Verbindungslogik generiert, um IP-Funktionen und Subsysteme zu verbinden. 28-minütiger Online-Kurs |
4. Synthese
Überblick über die Synthese
In der Phase der Logiksynthese des Intel® Quartus®Software-Designablaufs wird der RTL-Code (Register Transfer Level) eine Netzliste mit Primitiven niedrigerer Ebene erstellt (die Postsynthese-Netzliste). Die Post-Synthesis-Netzliste wird dann als Eingabe für den Fitter verwendet, der das Design platziert und routet.
Die Intel® Quartus® Prime und Quartus® II Software enthalten fortschrittliche integrierte Synthese und Schnittstellen mit anderen Synthesetools von Drittanbietern. Die Software bietet auch schematische Netzlisten-Viewer, mit denen Sie die Struktur eines Designs analysieren und sehen können, wie die Software Ihr Design interpretiert hat.
Die Syntheseergebnisse können mit den Quartus® Netlist Viewern sowohl nach der RTL-Ausarbeitung als auch nach dem Technology Mapping eingesehen werden.
Synthese-Dokumentation
Titel | Beschreibung |
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Quartus Prime integrierte Synthese | Das integrierte Synthesetool der Intel® Quartus® Prime Software unterstützt die Synthese von VHDL-, Verilog-, SystemVerilog- und Legacy-Intel® FPGA-spezifischen Design-Einstiegssprachen. |
Synplify Support | Der Intel® Quartus® Prime Software-Toolflow unterstützt auch die Synplicity Synplify- und Synplify Pro-Logiksynthesizer. |
Mentor Graphics* Präzisions-RTL-Support | Der Intel® Quartus® Prime Software-Toolflow unterstützt auch den Mentor Graphics* Precision RTL Synthesizer. |
Synthesetraining und Demonstrationen
Titel | Beschreibung |
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Verwendung der Quartus® Prime-Software: Eine Einführung (ODSW1100) | Machen Sie sich mit der grundlegenden Designumgebung der Quartus® Prime-Software vertraut. Sie lernen einen grundlegenden FPGA Designablauf kennen und erfahren, wie Sie die Quartus® Prime-Software im Ablauf verwenden. Dies ist ein 80-minütiger Online-Kurs. |
Die Quartus® Prime Software Design Series: Foundation (Standard) (ODSW1110) | Lernen Sie, die Quartus® Prime-Software zu verwenden, um ein FPGA- oder CPLD-Design vom ersten Entwurf bis zur Geräteprogrammierung zu entwickeln. Dies ist ein 3,5-stündiger Online-Kurs. |
Die Quartus® Prime Software Design Series: Foundation (IDSW110) | Erstellen Sie ein Projekt, geben Sie Design-Dateien ein, kompilieren und konfigurieren Sie Ihr Gerät, um zu sehen, wie das Design im System funktioniert. Geben Sie Timing-Beschränkungen ein und analysieren Sie einen Entwurf mit dem Timing Analyzer. Erfahren Sie, wie die Software mit gängigen EDA-Tools für Synthese und Simulation zusammenarbeitet. Dies ist ein 8-stündiger Kurs, der von einem Lehrer geleitet wird. |
High-Level-Synthese
Intels High-Level-Synthese-Tool (HLS) nimmt eine in C++ geschriebene Designbeschreibung auf und generiert RTL-Code, der für Intel® FPGAs optimiert ist.
Weitere Informationen zum Intel® HLS Compiler, einschließlich Dokumentation, Beispielen und Schulungskursen, finden Sie auf der HLS-Supportseite.
Dokumentbeschreibung | |
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HLS – Leitfaden für erste Schritte | Zeigt, wie die High-Level-Synthese-Compiler-Umgebung initialisiert wird. Enthält auch Designbeispiele und Tutorials, um Möglichkeiten zur effektiven Verwendung des Compilers zu veranschaulichen. |
HLS-Benutzerhandbuch | Enthält Anweisungen zur Synthese, Verifizierung und Simulation von IP-Cores für Intel® FPGA Produkte. |
HLS-Referenzhandbuch | Stellt Informationen zum Komponentenentwurfsablauf der High-Level-Synthese (HLS) bereit, einschließlich Befehlsoptionen und anderer Programmierelemente, die Sie im Komponentencode verwenden können. |
HLS Best Practices-Leitfaden | Bietet Tipps und Anleitungen zum Optimieren des Komponentenentwurfs mithilfe der vom HLS-Compiler bereitgestellten Informationen. |
5. Monteur
Fitter - Pro Edition
Mit der Software Intel® Quartus® Prime Pro Edition erledigt der Fitter seine Arbeit in individuell steuerbaren Stufen; Sie können jede Phase einzeln optimieren, indem Sie nur diese Phase des Fitter-Prozesses ausführen und iterieren, um diese Phase zu optimieren.
Inkrementelle Optimierung | derFitter-Stufe |
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Plan | Nach dieser Phase können Sie eine Timing-Analyse nach dem Plan ausführen, um Timing-Einschränkungen zu überprüfen und Cross-Clock-Timing-Fenster zu validieren. Sehen Sie sich die Platzierungs- und Peripherieeigenschaften an und führen Sie eine Taktplanung für Intel® Arria® 10-FPGA- und Intel® Cyclone® 10-FPGA-Designs durch. |
Früher Platz | Nach dieser Phase kann der Chipplaner eine erste übergeordnete Platzierung von Designelementen anzeigen. Verwenden Sie diese Informationen, um Ihre Entscheidungen zur Grundplanung zu treffen. Bei Intel® Stratix® 10 FPGA Designs können Sie nach dem Ausführen dieser Phase auch eine frühzeitige Taktplanung durchführen. |
Ort | Überprüfen Sie nach dieser Phase die Ressourcen- und Logikauslastung in den Kompilierungsberichten und überprüfen Sie die Platzierung der Designelemente im Chipplaner. |
Route | Führen Sie nach dieser Phase eine detaillierte Einrichtung durch und halten Sie den Timing-Abschluss im Timing Analyzer und zeigen Sie Routing-Überlastungen über den Chipplaner an. |
Umspannen | Überprüfen Sie nach dieser Phase die Retiming-Ergebnisse im Fitter-Bericht und korrigieren Sie alle Einschränkungen, die die weitere Retiming-Optimierung einschränken. |
Standardmäßig durchläuft der Fitter alle seine Phasen. Sie können jedoch die Ergebnisse der Fitter-Phasen analysieren, um Ihr Design zu bewerten, bevor Sie die nächste Phase ausführen oder bevor Sie eine vollständige Kompilierung ausführen. Weitere Informationen darüber, wie Sie die Fitter-Stufen verwenden können, um die Qualität der Ergebnisse für Ihr Design zu steuern, finden Sie im Abschnitt Ausführen des Fitters im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.
Sie können verschiedene Einstellungen festlegen, um den Aufwand des Fitters für z. B. Registerverpackung, Registerduplizierung und -zusammenführung sowie den Gesamtaufwand zu steuern. Weitere Informationen zu den Fitter-Einstellungen finden Sie in den Diskussionen unter dem Referenzabschnitt Fitter-Einstellungen im Compiler-Benutzerhandbuch : Intel® Quartus® Prime Pro Edition.
Fitter - Standard Edition
In der Intel® Quartus® Prime Standard Edition Software können Sie verschiedene Einstellungen festlegen, um den Aufwand des Fitters zu steuern, z. B. Registerverpackung, Registerduplizierung und -zusammenführung sowie Gesamtaufwand. Eine vollständige Auflistung der Fitter-Einstellungen finden Sie auf der Hilfeseite zu den Compiler-Einstellungen
Weitere Informationen zu den Fitter-Einstellungen finden Sie in den Diskussionen unter
- Abschnitt zur Reduzierung der Kompilierungszeit im Benutzerhandbuch der Intel® Quartus® Prime Standard Edition: Compiler.
- Abschnitt Timing-Abschluss und Optimierung im Benutzerhandbuch der Intel® Quartus® Prime Standard Edition: Designoptimierung.
6. Timing-Analyse
Überblick über die Timing-Analyse
Der Timing Analyzer bestimmt die Timing-Beziehungen, die erfüllt sein müssen, damit das Design korrekt funktioniert, und vergleicht die Ankunftszeiten mit den erforderlichen Zeiten, um das Timing zu überprüfen.
Die Timing-Analyse umfasst viele grundlegende Konzepte: asynchrone vs. synchrone Bögen, Ankunft und erforderliche Zeiten, Setup- und Hold-Anforderungen usw. Diese sind im Abschnitt "Grundlegende Konzepte der Timing-Analyse" des Intel® Quartus® Prime Standard Edition-Benutzerhandbuchs: Timing-Analyzer definiert.
Der Timing Analyzer wendet Ihre Timing-Beschränkungen an und ermittelt Timing-Verzögerungen aus den Ergebnissen der Implementierung Ihres Entwurfs durch den Fitter in das Zielgerät.
Der Timing-Analyzer muss von einer genauen Beschreibung Ihrer Timing-Anforderungen ausgehen, die als Timing-Beschränkungen ausgedrückt werden. Im Abschnitt "Conscuff Designs " des Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer wird beschrieben, wie Timing-Beschränkungen zu .sdc-Dateien hinzugefügt werden können, die sowohl vom Fitter als auch vom Timing Analyzer verwendet werden können.
Der Timing-Abschluss ist ein iterativer Prozess zur Verfeinerung von Timing-Einschränkungen. Anpassen der Parameter für die Synthese und den Fitter sowie Verwalten von Fitter-Seed-Variationen.
Zeitablaufanalysator
Der Intel Quartus Prime Timing Analyzer
Der Timing Analyzer in der Intel® Quartus® Prime-Software ist ein leistungsstarkes Timing-Analyse-Tool im ASIC-Stil, das die Timing-Leistung der gesamten Logik in Ihrem Design mit einer branchenüblichen Einschränkungs-, Analyse- und Berichtsmethode validiert. Der Timing Analyzer kann über eine grafische Benutzeroberfläche oder über eine Befehlszeilenschnittstelle gesteuert werden, um die Ergebnisse für alle Timing-Pfade in Ihrem Design einzuschränken, zu analysieren und zu melden.
Eine vollständige Bedienungsanleitung zum Timing Analyzer finden Sie im Abschnitt Ausführen des Timing Analyzer des Intel® Quartus® Prime Standard Edition-Benutzerhandbuchs: Timing Analyzer .
Wenn Sie mit der Timing-Analyse noch nicht vertraut sind, lesen Sie den Abschnitt " Empfohlener Ablauf für Erstbenutzer" des Leitfadens der Intel® Quartus® Prime Standard Edition: Timing Analyzer. Dies beschreibt den vollständigen Design-Flow mit grundlegenden Einschränkungen.
Beschreibung des Schulungskurses | |
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Intel® Quartus® Prime Pro Software Timing-Analyse – Teil 1: Timing-Analysator | Sie lernen die wichtigsten Aspekte der Timing Analyzer GUI in der Intel® Quartus® Prime Pro Software v. 20.3 kennen, wobei der Schwerpunkt auf der Auswertung von Timing-Berichten liegt. |
Intel® Quartus® Prime Pro Software Timing-Analyse – Teil 2: SDC-Sammlungen | Sie lernen das Konzept von Sammlungen im Synopsys* Design Constraints (SDC)-Format unter Verwendung des Timing Analyzers in der Intel® Quartus® Prime Pro Software v. 20.3 kennen. |
Intel® Quartus® Prime Pro Software Timing-Analyse – Teil 3: Taktbeschränkungen | Sie erfahren, wie Sie Takte, generierte Takte, Taktunsicherheit und Taktgruppen mit dem Synopsys* Design Constraints (SDC)-Format im Timing Analyzer in der Intel® Quartus® Prime Pro Software v. 20.3 erstellen. |
Intel® Quartus® Prime Pro Software Timing-Analyse – Teil 4: E/A-Schnittstellen | Sie lernen die Grundlagen der Beschränkung von E/A-Schnittstellen mit dem Synopsys* Design Constraints (SDC)-Format im Timing Analyzer in der Intel® Quartus® Prime Pro Software v. 20.3. |
Intel® Quartus® Prime Pro Software Timing-Analyse – Teil 5: Timing-Ausnahmen | Sie erfahren, wie Sie die Timing-Ausnahmen, falsche Pfade, Multizyklus-Pfade sowie minimale und maximale Verzögerungen mit dem Synopsys* Design Constraints (SDC)-Format im Timing Analyzer in der Intel® Quartus® Prime Pro Software v. 20.3 anwenden. |
Timing-Analyse: Vorlesung | Sie erfahren, wie Sie ein Design für das Timing mit dem Timing Analyzer in der Intel® Quartus® Prime Pro Software v. 22.1 einschränken und analysieren. |
Timing-Analyse: Praktische Übungen | Sein Workshop ist eine Fortsetzung des Intel FPGA Timing-Analyse: Vortrag. Es wird einen kurzen Überblick über die SDC-Einschränkungen geben, die in der vorherigen Klasse gelernt wurden, bevor mit den Übungen begonnen wird. |
Intel® FPGA zeitlicher Abschluss: Vortrag | Dieser Kurs vermittelt die Techniken, die von Designspezialisten verwendet werden, um das Timing von Designs zu schließen, die an die Grenzen der Leistung gehen. |
Intel® FPGA Timing-Abschluss: Praktische Übung | Ihre Zeit während dieses Workshops verbringen Sie hauptsächlich damit, die Intel® Quartus® Prime-Software zu verwenden, um Timing-Abschlusstechniken zu üben. |
Timing-Abschluss mit TimeQuest Custom Reporting | Erfahren Sie, wie Sie die Berichte Intel® Quartus® Prime Timing Closure Recommendations in Timing Analyzer verwenden, um Probleme zu finden, die möglicherweise Timing-Fehler verursachen. |
Zeitlicher Abschluss
Wenn der Timing-Analyzer feststellt, dass Ihre Timing-Spezifikationen nicht erfüllt sind, muss das Design für das Timing optimiert werden, bis die Diskrepanz geschlossen ist und Ihre Timing-Spezifikationen erfüllt sind.
Der zeitliche Abschluss umfasst mehrere mögliche Techniken. Die effektivsten Techniken variieren mit jedem Design. Das Kapitel "Timing-Abschluss und -Optimierung " im Designoptimierungs-Benutzerhandbuch: Intel Quartus Prime Pro Edition enthält viele praktische Ratschläge zum Timing-Closure-Prozess.
Es gibt mehrere zusätzliche Schulungskurse, die Ihnen helfen zu verstehen, wie Sie Ihr Design für die richtigen Timing-Closure-Techniken bewerten können.
Schulungsdauer | Kurstyp | Kursnummer | |
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Inkrementelle blockbasierte Kompilierung in der Intel® Quartus® Prime Pro Software: Timing-Abschluss und Tipps | 22 Minuten | Online, Kostenlos | OIBBC102 |
Designbewertung für Timing-Abschluss | 42 Minuten | Online, Kostenlos | ODSWTC02 |
Beste HDL-Designmethoden für den Timing-Abschluss | 50 Minuten | Online, Kostenlos | OHDL1130 |
Timing-Abschluss mit TimeQuest Custom Reporting | 21 Minuten | Online, Kostenlos | OTIM1100 |
Intel® FPGA zeitlicher Abschluss: Vortrag | 8 Stunden | Unter Anleitung von Lehrern | IDSW145 |
7. Design-Optimierung
Übersicht über die Designoptimierung
Die Software Intel® Quartus® Prime und Quartus® II umfassen eine Vielzahl von Funktionen, die Ihnen helfen, Ihr Design für Fläche und Timing zu optimieren. Dieser Abschnitt enthält Ressourcen, die Sie bei der Designoptimierung Techniken und Tools unterstützen.
Die Software Intel® Quartus® Prime und Quartus® II bieten eine Optimierung der physikalischen Synthese-Netzliste, um Designs weiter als den Standard-Kompilierungsprozess zu optimieren. Die physikalische Synthese trägt dazu bei, die Leistung Ihres Designs zu verbessern, unabhängig vom verwendeten Synthesewerkzeug.
Dokumentation zur Unterstützung der Optimierung
Titel | Beschreibung |
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Bereichs- und Timing-Optimierung | In diesem Abschnitt des Benutzerhandbuchs wird erläutert, wie Sie beim Design für® Intel Geräte den Ressourcenverbrauch reduzieren, die Kompilierungszeiten verkürzen und die Timing-Leistung verbessern können. |
Analyse und Optimierung des Entwurfsgrundrisses | Dieser Abschnitt mit dem Benutzerhandbuch beschreibt, wie Sie den Chipplaner verwenden, um den Grundriss für Ihre Designs zu analysieren und zu optimieren. In diesem Kapitel wird auch erklärt, wie Sie den Logiksperrbereich verwenden, um die Platzierung zu steuern. |
Änderungsmanagement mit dem Chipplaner | In diesem Abschnitt mit dem Benutzerhandbuch wird beschrieben, wie Sie den Chipplaner verwenden, um technische Änderungsaufträge (ECOs) für unterstützte Geräte zu implementieren. |
Netzlistenoptimierungen und physikalische Synthese | In diesem Abschnitt des Benutzerhandbuchs wird erläutert, wie die Netzlistenoptimierungen und die physikalische Synthese in Intel® Quartus® Prime-Software die Netzliste Ihres Designs modifizieren und zur Verbesserung der Qualität Ihrer Ergebnisse beitragen können. |
Ressourcen-Center für inkrementelle Kompilierung | Auf dieser Ressourcencenter-Webseite wird erläutert, wie Sie die inkrementelle Kompilierung verwenden können, um die Kompilierungszeiten zu verkürzen und Ergebnisse während der Optimierung zu erhalten. |
Schulungen zur Designoptimierung
Kursdauer | Typ | Kursnummer | |
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Verwendung der Intel® Quartus® Prime Pro Software: Chip Planner | 29 Minuten | Online, Kostenlos | OPROCHIPPLAN |
Verwenden von Design Space Explorer | 22 Minuten | Online, Kostenlos | ODSE (Begriffsklärung |
Timing-Abschluss mit Timing Analyzer Benutzerdefinierte Berichterstattung | 21 Minuten | Online, Kostenlos | OTIM1100 |
Best Practices für das Timing Closure | 50 Minuten | Online, Kostenlos | OHDL1130 |
Tools zur Designoptimierung
Die Intel® Quartus® Prime-Software bietet Tools, mit denen Sie Ihr Design visuell präsentieren können. Mit diesen Tools können Sie alle Problembereiche in Ihrem Design diagnostizieren, sei es in Bezug auf logische oder physikalische Ineffizienzen.
- Mit den Netlist Viewern können Sie eine schematische Darstellung Ihres Entwurfs in mehreren Phasen des Implementierungsprozesses anzeigen: vor der Synthese, nach der Synthese und nach dem Platzieren und Routen. Auf diese Weise können Sie Ihre Entwurfsabsicht in jeder Phase bestätigen.
- Der Design Partition Planner hilft Ihnen, das Partitionierungsschema eines Designs zu visualisieren und zu überarbeiten, indem er Timing-Informationen, relative Konnektivitätsdichten und die physische Platzierung von Partitionen anzeigt. Sie können Partitionen in anderen Viewern finden oder Partitionen ändern oder löschen.
- Mit dem Chipplaner können Sie Grundrisszuweisungen vornehmen, Leistungsanalysen durchführen und kritische Pfade und Routing-Staus visualisieren. Mit dem Design Partition Planner und dem Chip Planner können Sie Ihr Design auf einer höheren Ebene partitionieren und anordnen.
- Design Space Explorer II (DSE) automatisiert die Suche nach den Einstellungen, die in jedem einzelnen Design die besten Ergebnisse liefern. DSE untersucht den Entwurfsraum Ihres Entwurfs, wendet verschiedene Optimierungstechniken an und analysiert die Ergebnisse, um Ihnen zu helfen, die besten Einstellungen für Ihr Design zu ermitteln.
Mithilfe dieser Tools können Sie die Implementierung des Geräts optimieren.
Netlist-Viewer
Die Netlist-Viewer der Intel® Quartus® Prime-Software bieten leistungsstarke Möglichkeiten, Ihr Design in verschiedenen Phasen anzuzeigen. Cross-Probing ist mit anderen Designansichten möglich: Sie können ein Element auswählen und es in den Fenstern Chipplaner und Designdatei-Viewer markieren.
- Der RTL Viewer zeigt die Logik und die Verbindungen, die vom Synthesizer abgeleitet werden, nachdem die Hierarchie und die wichtigsten Logikblöcke ausgearbeitet wurden. Mit dem RTL Viewer können Sie Ihr Design vor Simulations- oder anderen Verifikationsprozessen visuell überprüfen.
- Der Technology Map Viewer (Post-Mapping) kann Ihnen helfen, Knoten in Ihrer Netzliste nach der Synthese, aber vor dem Platzieren und Routen zu lokalisieren.
- Der Technology Map Viewer (Post-Fitting) zeigt die Netzliste nach Ort und Route an. Dies kann sich von der Post-Mapping-Netzliste unterscheiden, da der Fitter Optimierungen vornehmen kann, um Einschränkungen während der physikalischen Optimierung zu erfüllen.
Der RTL Viewer zeigt die vom Synthesewerkzeug abgeleitete Logik nach der Ausarbeitung der Hierarchie und der wichtigsten Funktionsblöcke an.
Der Technology Map Viewer zeigt die Logik nach der Synthese (der "Post-Map-Ansicht") oder nach der Platzierung und dem Routing (der "Post-Fit-Ansicht") an.
Netlist und Finite State Machine Viewer
In den folgenden Videos finden Sie eine Demonstration der Quartus-Software® Netlist Viewer und Finite State Machine Viewer.
Intel® Quartus® Prime Netlist Viewers: Tools zur Analyse und zum Debuggen Ihrer Designs (Teil 1)
Der Intel® Quartus® Prime RTL Viewer und der State Machine Viewer bieten leistungsstarke Möglichkeiten, um Ihre anfänglichen und vollständig zugeordneten Syntheseergebnisse während der Debugging-, Optimierungs- und Einschränkungseingabeprozesse anzuzeigen.
Intel® Quartus® Prime Netlist Viewers: Tools zur Analyse und zum Debuggen Ihrer Designs (Teil 2)
Der Intel® Quartus® Prime RTL Viewer und der State Machine Viewer bieten leistungsstarke Möglichkeiten, um Ihre anfänglichen und vollständig zugeordneten Syntheseergebnisse während der Debugging-, Optimierungs- und Einschränkungseingabeprozesse anzuzeigen.
Netlist Viewers – Ressourcen
Ressourcenbeschreibung | |
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Optimierung der Design-Netzliste | Ein Abschnitt im Benutzerhandbuch der Intel® Quartus® Prime Standard Edition: Designoptimierung, der die Verwendung der Netlist Viewer abdeckt. |
Chipplaner
Die Analyse des Design-Grundrisses hilft, das Timing zu verkürzen und eine optimale Leistung in hochkomplexen Entwürfen sicherzustellen. Der Chipplaner in der Intel® Quartus® Prime Software hilft Ihnen, das Timing Ihrer Designs schnell zu schließen. Sie können den Chip Planner zusammen mit Logic Lock Regions verwenden, um Ihre Designs hierarchisch zusammenzustellen und bei der Grundrissplanung zu helfen. Verwenden Sie außerdem Partitionen, um die Platzierungs- und Routingergebnisse einzelner Kompilierungsläufe beizubehalten.
Mit dem Chipplaner können Sie sowohl eine Designanalyse durchführen als auch den Designgrundriss erstellen und optimieren. Verwenden Sie zum Vornehmen von E/A-Zuweisungen den Pinplaner.
Chipplaner-Ressourcen.
Beschreibung | des Ressourcentyps | |
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Analyse und Optimierung des Entwurfsgrundrisses | Benutzerhandbuch zur Designoptimierung: Kapitel Intel® Quartus® Prime Pro Edition | Primäre Dokumentation für Design Floorplan und Chip Planner. |
Chipplaner Anleitungsvideo (Teil 1 von 2) | E2E-Video | Chipplaner Tutorial: Querverweist auf Timing-Pfade, Fan-in, Fan-out, Routing-Verzögerungen und Taktregionen. |
Chipplaner Anleitungsvideo (Teil 2 von 2) | E2E-Video | Chipplaner-Tutorial: Routing-Nutzung, Designelementsuche und Logiksperrregionen. |
Vornehmen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Ressourceneigenschaften-Editor (Teil 1 von 3) | E2E-Video | Durchführen von späten, kleinen Änderungen der Engineering Change Order (ECO) mit dem Chipplaner. |
Vornehmen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Ressourceneigenschaften-Editor (Teil 2 von 3) | E2E-Video | Späte, kleine ECO-Änderungen mit dem Chipplaner vornehmen. |
Vornehmen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Ressourceneigenschaften-Editor (Teil 3 von 3) | E2E-Video | Späte, kleine ECO-Änderungen mit dem Chipplaner vornehmen. |
So verfolgen Sie das lokale Routing des wiederhergestellten CDR-Takts vom Transceiver-Kanal zum E/A-Pin mithilfe des Timing-Analysators und des Chip-Planers | E2E-Video | Ein Beispiel für die Verwendung des Chipplaners mit dem Zeitanalysator. |
Design Space Explorer II
Mit dem Design Space Explorer II (DSE) können Sie die vielen Parameter untersuchen, die für die Designkompilierung zur Verfügung stehen.
Sie können die DSE verwenden, um mehrere Kompilierungen mit unterschiedlichen Parametern zu verwalten, um die beste Kombination von Parametern zu finden, mit denen Sie einen Timing-Abschluss erreichen können.
Design Space Explorer II-Ressourcen.
Ressourcenbeschreibung | |
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Optimierung mit Design Space Explorer II | Benutzerhandbuch für erste Schritte: Intel® Quartus® Prime Pro Edition. |
Design Space Explorer (DSE) Designbeispiel | Ein Beispiel für eine Erkundung des Designraums. |
Verwenden von Design Space Explorer (ODSE) | Kostenlose Online-Schulung, 21 Minuten. |
8. On-Chip-Debugging
Mit zunehmender Leistung, Größe und Komplexität FPGAs kann der Verifizierungsprozess zu einem kritischen Teil des FPGA Designzyklus werden. Um die Komplexität des Verifizierungsprozesses zu verringern, bietet Intel ein Portfolio von On-Chip-Debugging-Tools. Die On-Chip-Debugging-Tools ermöglichen die Echtzeiterfassung interner Knoten in Ihrem Design, damit Sie Ihr Design schnell und ohne den Einsatz externer Geräte wie eines Bench-Logikanalysators oder eines Protokollanalysators überprüfen können. Dadurch kann die Anzahl der Pins verringert werden, die für die Signalabtastung auf Board-Ebene benötigt werden. Eine Anleitung zu allen Tools im Debug-Portfolio finden Sie im Abschnitt System-Debugging-Tools im Debug-Tools-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.
Ressourcenbeschreibung | |
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Systemkonsole | Analysieren und Debuggen von Designs mit der Systemkonsole. |
Transceiver Native PHY Toolkit. | |
Signal-Tap-Logikanalysator | Design-Debugging mit dem Signal Tap Logic Analyzer. |
Signal-Sonde | Die inkrementelle Routing-Funktion Signal Probe trägt dazu bei, den Hardware-Verifizierungsprozess und die Markteinführungszeit für System-on-a-Programmable-Chip (SOPC)-Designs zu reduzieren. |
Logikanalysator-Schnittstelle | In-System-Debugging mit externen Logikanalysatoren. |
Systeminterne Quellen und Sonden | Laufwerk und Abtasten von Logikwerten unter Verwendung von JTAG. |
Inhaltseditor für In-System-Speicher | Der Intel® Quartus® Prime In-System Memory Content Editor (ISMCE) ermöglicht das Anzeigen und Aktualisieren von Speichern und Konstanten zur Laufzeit über die JTAG-Schnittstelle. |
Virtuelle JTAG-Schnittstelle | Mit diesem Intel® FPGA IP können Sie Ihre eigene JTAG-Scan-Kette erstellen, indem Sie alle JTAG-Steuersignale freilegen und Ihre JTAG-Befehlsregister (IRs) und JTAG-Datenregister (DRs) konfigurieren. |
Das Debuggen von externem Speicher wird durch das Extermal Memory Interface Toolkit erleichtert, das im External Memory Interface Support Center ausführlich beschrieben wird. Das Transceiver-Toolkit bietet umfangreiche Möglichkeiten zur Überprüfung der Signalqualität und Leistung von Transceivers. Weitere Informationen zu diesem Toolkit finden Sie auf der Produktseite des Transceiver Toolkits. |
On-Chip Debug Designbeispiele
Im Folgenden finden Sie einige Beispiele, die Ihnen helfen sollen, die verfügbaren Funktionen für gängige Debugszenarien zu nutzen.
On-Chip-Debugging – Schulungskurse
Kursdauer | Typ | Kursnummer | |
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SignalTap II Logikanalysator: Einführung und erste Schritte | 47 Minuten | Online, Kostenlos | ODSW1164 |
SignalTap II Logikanalysator: Grundlegende Triggerbedingungen und Konfiguration | 35 Minuten | Online, Kostenlos | ODSW1171 |
Signal Tap Logic Analyzer: zustandsbasierte Triggerung, Kompilierung und Programmierung | 37 Minuten | Online, Kostenlos | ODSW1172 |
SignalTap II Logikanalysator: Datenerfassung und zusätzliche Funktionen | 35 Minuten | Online, Kostenlos | ODSW1173 |
Intel® FPGA Debugging-Tools | 8 Stunden | Unter Anleitung von Lehrern | IDSW135 |
Debuggen der Integrität der JTAG-Kette | 26 Minuten | Online, Kostenlos | ODJTAG1110 |
On-Chip-Debugging von Speicherschnittstellen-IP in Arria® 10-Geräten | 30 Minuten | Online, Kostenlos | OMEM1124 |
Systemkonsole | 29 Minuten | Online, Kostenlos | OEMB1117 |
Erweitertes Systemdesign mit Platform Designer: Systemüberprüfung mit System Console | 26 Minuten | Online, Kostenlos | OAQSYSSYSCON |
On-Chip-Debugging – andere Ressourcen
Ressourcenbeschreibung | |
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Benutzerhandbuch für Virtual JTAG Intel® FPGA IP Core (PDF) | Der Virtual JTAG Intel® FPGA IP Core ermöglicht den Zugriff auf die PLD-Quelle über die JTAG-Schnittstelle. |
AN 323: Verwendung von SignalTap II Embedded-Logikanalysatoren in SOPC-Builder-Systemen (PDF) | Verwenden von SignalTap zur Überwachung von Signalen, die sich in einem vom Platform Designer generierten Systemmodul befinden. |
AN 446: Debugging Nios® II Systemen mit dem SignalTap II Logikanalysator (PDF) | Diese Anwendungsbeschreibung untersucht die Verwendung des Nios® II-Plug-Ins im Signal Tap-Logikanalysator und stellt die Funktionen, Konfigurationsoptionen und Verwendungsmodi für das Plug-In vor. |
AN 799: Quick Intel® Arria® 10 Design-Debugging mit Signalprobe und Rapid Recompile (PDF) | In dieser Anwendungsbeschreibung wird eine Debugging-Technik vorgestellt, die einen einfachen Zugriff auf interne Gerätesignale ermöglicht, ohne das Design zu beeinträchtigen. |
Fortgeschrittene Themen
Blockbasierte Design-Flows
Die Designsoftware Intel® Quartus® Prime Pro Edition bietet blockbasierten Design-Flow. Es gibt zwei Arten: die Inkrementelle blockbasierte Kompilierung und die Wiederverwendung von Designblöcken, die es Ihrem geografisch vielfältigen Entwicklungsteam ermöglichen, gemeinsam an einem Design zu arbeiten.
Bei der inkrementellen blockbasierten Kompilierung wird eine Partition innerhalb eines Projekts erhalten oder geleert. Dies funktioniert mit Kerntrennwänden und erfordert keine zusätzlichen Dateien oder Grundrisse. Die Partition kann geleert, in Quell-, Synthese- und Final-Snapshots aufbewahrt werden.
Der Flow zur Wiederverwendung von Designblöcken ermöglicht es Ihnen, einen Block eines Designs in einem anderen Projekt wiederzuverwenden, indem Sie eine Partition erstellen, beibehalten und exportieren. Mit dieser Funktion können Sie eine saubere Übergabe von Timing-Closed-Modulen zwischen verschiedenen Teams erwarten.
Ressourcen für blockbasiertes Design
- Abschnitt Blockbasierter Designablauf im Benutzerhandbuch der Intel® Quartus® Prime Pro Edition
- AN 839: Tutorial zur Wiederverwendung von Designblöcken: für Intel® Arria® 10 FPGA Entwicklungsboard
- Design-Datei (.zip)
- Schulung: Wiederverwendung von Designblöcken (OBBDR100)
- Inkrementelle blockbasierte Kompilierung in der Intel Quartus® Prime Pro Software: Einführung
- Inkrementelle blockbasierte Kompilierung in der Intel Quartus® Prime Pro Software: Designpartitionierung
- Inkrementelle blockbasierte Kompilierung in der Intel Quartus® Prime Pro Software: Timing-Abschluss und Tipps
Rapid Recompile
Rapid Recompile erlaubt die Wiederverwendung früherer Synthese- und Fitter-Ergebnisse, wenn möglich, und verarbeitet keine unveränderten Designblöcke erneut. Rapid Recompile kann die gesamte Kompilierungszeit reduzieren, nachdem kleine Designänderungen vorgenommen wurden. Rapid Recompile unterstützt HDL-basierte funktionale ECO-Änderungen und ermöglicht Ihnen, Ihre Kompilierzeit zu reduzieren, während die Leistung unveränderter Logik erhalten bleibt.
Rapid Recompile – Support-Ressourcen
Ressourcenbeschreibung | |
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Ausführen von Rapid Recompile | Abschnitt "Rapid Recompile" in Band 2 des Handbuchs der Intel® Quartus® Prime Pro Edition. |
AN 799: Quick Intel® Arria® 10 Design-Debugging mit Signalprobe und Rapid Recompile (PDF) | Eine Anwendungsnotiz, die zeigt, wie Rapid Recompile die Kompilierungszeit für kleine Änderungen reduziert. |
Partielle Neukonfiguration
Mit der partiellen Neukonfiguration (PR) können Sie einen Teil der FPGA dynamisch neu konfigurieren, während das verbleibende FPGA Design weiterhin funktioniert.
Sie können mehrere Personas für eine Region Ihres Geräts erstellen und diese Region neu konfigurieren, ohne Vorgänge in Bereichen außerhalb dieser Persona zu beeinträchtigen.
Weitere Informationen zur partiellen Neukonfiguration finden Sie auf der Seite Partielle Neukonfiguration.
Scripting
Die Intel® Quartus® Prime- und Quartus® II-Software bietet umfassende Skriptunterstützung für Befehlszeilen- und Tool Command Language (Tcl)-Skriptdesign-Flows. Separate ausführbare Dateien für jede Phase des Software-Design-Flows, wie z. B. Synthese, Anpassung und Timing-Analyse, enthalten Optionen zum Vornehmen gemeinsamer Einstellungen und zum Ausführen allgemeiner Aufgaben. Die Tcl-Skripting-Anwendungsprogrammierschnittstelle (API) enthält Befehle, die grundlegende bis fortgeschrittene Funktionen abdecken.
Befehlszeilen-Skripterstellung
Sie können ausführbare Befehlszeilendateien der Intel® Quartus® Prime- oder Quartus® II-Software in Batchdateien, Shell-Skripten, Makefiles und anderen Skripten verwenden. Verwenden Sie beispielsweise den folgenden Befehl, um ein vorhandenes Projekt zu kompilieren:
$ quartus_sh --flow compile
Tcl-Skripterstellung
Verwenden Sie die Tcl-API für eine der folgenden Aufgaben:
- Erstellen und Verwalten von Projekten
- Erteilen von Aufträgen
- Zusammenstellung von Designs
- Extrahieren von Berichtsdaten
- Durchführen von Timing-Analysen
Sie können mit einigen der Beispiele auf der Tcl-Beispiel-Webseite der Quartus® II-Software beginnen. Einige andere Ressourcen sind unten aufgeführt.
Skripting-Ressourcen
Ressourcenbeschreibung | |
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Quartus® II Scripting-Referenzhandbuch | Umfasst sowohl ausführbare Quartus-Software-Befehlszeilendateien als auch Tcl-Pakete und -Befehle innerhalb einer Quartus-Software-Shell®. |
Quartus® Prime Standard Edition Einstellungsdatei-Referenzhandbuch | Behandelt Parametereinstellungen, die in der Einstellungsdatei der Quartus-Software® (.qsf) zu finden sind. |
Skripterstellung über die Befehlszeile | Ein Abschnitt des Benutzerhandbuchs der Intel Quartus Prime Standard Edition. |
Quartus® II Tcl Beispiele | Eine Webseite mit einigen nützlichen Tcl-Skriptbeispielen. |
Skripterstellung über die Befehlszeile (ODSW1197) | Online-Schulung zur Darstellung der Befehlszeilen-Scripting-Funktionen in der Intel® Quartus®-Software (30 min). |
Einführung in Tcl (ODSW1180) | Eine Einführung in die Tcl-Skriptsyntax. |
Intel® Quartus® Prime Software Tcl Scripting | In diesem Kurs werden die Tcl-Scripting-Funktionen in der Intel® Quartus® Prime-Software vorgestellt. Es behandelt häufig verwendete Tcl-Pakete der Intel Quartus Prime Software und vier häufige Anwendungen von Tcl-Skripting im Kompilierungsablauf mit Beispielen. |
OpenCL und das OpenCL-Logo sind Marken von Apple Inc., die mit Genehmigung von Khronos verwendet werden.
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