Intel® Quartus® Prime Design Software - Support-Center

Willkommen im Intel® Quartus® Prime Design Software Support Center.

Die Intel® Quartus® Prime Design Software Suite umfasst alle Software-Design-Tools, die Sie benötigen, um Ihren Intel® FPGA vom Konzept bis zur Produktion zu bringen. Die Themen auf dieser Webseite führen Sie durch alle Funktionen der Intel® Quartus® Prime-Software. Wählen Sie Ihr Interessengebiet aus und navigieren Sie zu den spezifischen Ressourcen, die Sie im Designablauf Intel® Quartus® Prime benötigen.

Erste Schritte

Überblick

Erste Schritte

Benutzerhandbücher

Intel® Quartus® Prime Software-Benutzerhandbücher

Intel® Quartus® Prime Pro Edition Benutzerhandbücher:

Intel® Quartus® Prime Standard Edition Benutzerhandbücher:

Was ist der Unterschied zwischen Pro und Standard Edition?

Intel® Quartus® Prime Software-Schulung

Intel bietet verschiedene Arten von Schulungen an, sowohl online als auch persönlich, um Sie schnell mit dem Intel® Quartus® Prime Design Flow vertraut zu machen. Hier sind einige empfohlene Schulungskurse, um Ihnen den Einstieg zu erleichtern.

Intel® Quartus® Prime Software-Schulung

Kursname Typ Dauer Kursnummer
Verwendung der Quartus® Prime Software: Eine Einführung Online 81 Minuten ODSW1100
Die Quartus® Prime Software: Foundation (Standard Edition) Online 8 Stunden ODSW1110
Die Quartus® Prime Software: Foundation (Pro Edition) Online 8 Stunden ODSW1110PRO
Intel® Quartus® Prime Software: Pro Edition-Funktionen für High-End-Designs Von einem Kursleiter geleiteter / virtueller Unterricht 8 Stunden IPRO
Die Intel® Quartus® Prime Software: Foundation Von einem Kursleiter geleiteter / virtueller Unterricht 8 Stunden IDSW110

Viele weitere Schulungen sind verfügbar. Einen vollständigen Katalog finden Sie auf der Seite Intel® FPGA-Schulung.

1. E/A-Planung

Übersicht über die E/A-Planung

Die E/A-Planung erfolgt in einem frühen Stadium des FPGA-Designs, um eine erfolgreiche Platzierung in Ihrem Zielgerät sicherzustellen und gleichzeitig dedizierte Pin- und Timing-Einschränkungen zu erfüllen. Die Intel® Quartus® Prime Pro Edition-Software bietet zwei Tools zur Verwaltung des komplexen Prozesses der Erfüllung der vielen Einschränkungen der E/A-Platzierung.

Tool-E/A-PlanungsaufgabeSo greifen Sie darauf zu
Schnittstellenplaner Schnittstellen und Geräteperipherie planen Tools > Interface Planner
Pin-Planer Bearbeiten, Validieren oder Exportieren von Pin-Zuweisungen Zuweisungen > Pin Planner

Interface Planner verwaltet die Komplexität der Integration mehrerer Module mit hohen Anforderungen an die Pin-Zuweisung (z. B. PCI Express*, DDR und PLL-Kerne (Intellectual Property) (IP)). Der Interface Planner interagiert dynamisch mit dem Intel® Quartus® Prime Fitter, um die Rechtmäßigkeit der Platzierung während der Planung zu überprüfen. Sie können verschiedene Grundrisse mit interaktiven Berichten bewerten, um die beste Umsetzung genau zu planen.

Pin Planner ist ein Low-Level-Tool zur Pin-Zuweisung. Verwenden Sie diese Option, um E/A-Pins manuell zu platzieren und die Schwenkrate und Die Laufwerksstärke anzugeben.

KurstypDauerKursnummer
Schnelles & einfaches I/O-Systemdesign mit BluePrint Kostenlos, Online 40 Minuten OBLUEINTRO

E/A-Planung – Weitere Ressourcen

Die E/A-Planung beinhaltet viele Überlegungen, insbesondere wenn Hochgeschwindigkeits-E/A oder bestimmte Protokolle beteiligt sind. Weitere Informationen zur Unterstützung des E/A-Managements und der Board-Entwicklung finden Sie auf der Webseite I/O Management, Board Development Supportund Signal Integrity Analysis Resource Center.

2. Designeintrag

Designeintrag - Übersicht

Sie können Ihren Entwurf mit mehreren Entwurfseingabemethoden ausdrücken:

  • Verwenden einer Hardwarebeschreibungssprache (HDL)
  • Verilog
  • SystemVerilog
  • VHDL
  • Platform Designer, ein grafisches Eingabewerkzeug zur strukturierten Anbindung komplexer Module
  • Andere High-Level-Einstiegsmethoden
  • High Level Synthesis (HLS) mit C++ zum Ausdrücken komplexer Module
  • OpenCL™ verwendet C++, um Rechenalgorithmen über heterogene Plattformen hinweg zu implementieren

Geistiges Eigentum

Zusätzlich zum direkten Designeintrag unterstützen Intel® FPGAs ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde.

Erlernen einer Hardwarebeschreibungssprache (HDL)

Intel bietet mehrere HDL-Schulungen an, von kostenlosen Online-Übersichten bis hin zu ganztägigen Kursen, die von Kursleitern geleitet werden.

KurstypDauerKursnummer
Einführung in Verilog HDL 8 Stunden Von Ausbildern geleitet IHDL120
Einführung in VHDL 8 Stunden Von Ausbildern geleitet IHDL110
Verilog HDL Grundlagen 50 Minuten Online, Kostenlos OHDL1120
VHDL-Grundlagen 92 Minuten Online, Kostenlos OHDL1110
Fortschrittliche Verilog HDL-Designtechniken 8 Stunden Von Ausbildern geleitet IHDL230
Fortgeschrittene VHDL-Entwurfstechniken 8 Stunden Von Ausbildern geleitet IHDL240
SystemVerilog mit der Quartus® II Software 38 Minuten Online, Kostenlos OHDL1125

Verwenden von HDL-Vorlagen

Die Intel® Quartus® Prime-Software bietet mehrere Vorlagen für häufig verwendete Logikelemente wie Register, ausgewählte Signalzuweisungen, gleichzeitige Signalzuweisungen und Unterprogrammaufrufe. Vorlagen sind in Verilog, SystemVerilog und VHDL verfügbar.

Wenn Sie sich nicht sicher sind, wie Sie eine bestimmte Funktion am besten schreiben können, um sicherzustellen, dass sie korrekt implementiert wird, sollten Sie sich auf diese Vorlagen beziehen. Das Vorlagensystem wird im Abschnitt Einfügen von HDL-Code aus einer bereitgestellten Vorlage im Benutzerhandbuch für Entwurfsempfehlungen ausführlich beschrieben.

Empfohlener HDL-Codierungsstil

HDL-Codierungsstile haben einen erheblichen Einfluss auf die Qualität der Ergebnisse für Logikdesigns. Synthesewerkzeuge optimieren das Design, aber um präzise Ergebnisse zu erzielen, müssen Sie in einem Stil programmieren, der vom Synthesewerkzeug leicht als spezifische Logikkonstrukte erkannt wird.

Darüber hinaus gibt es gute Designpraktiken, die für das allgemeine digitale Logikdesign und insbesondere für LAB-basierte Geräte befolgt werden sollten. Die Verwaltung von Logik-Reset-Methoden, Pipeline-Verzögerungen und die richtige synchrone Signalgenerierung sind einige Beispiele für gute digitale Designpraktiken. Einige Ressourcen zum Erlernen guter HDL-Codierungspraktiken sind unten aufgeführt.

Ressourcen für gute HDL-Codierungsstilrichtlinien

Ressourcenbeschreibung
Gute Hochgeschwindigkeits-Designpraktiken (ODSWTC01) Kostenlose Online-Schulungen
Empfohlene HDL-Codierungsstile Ein Abschnitt im Intel® Quartus® Prime Pro Edition-Benutzerhandbuch
Empfohlene Entwurfspraktiken Ein Abschnitt im Intel® Quartus® Prime Pro Edition-Benutzerhandbuch
Advanced Synthesis Cookbook mit Designbeispielen (Kochbuch.zip) PDF mit Designbeispielen

Geistiges Eigentum

Intel® FPGAs unterstützen ein großes Portfolio an geistigem Eigentum (IP), das speziell für den Einsatz in Intel® FPGAs entwickelt wurde. Jede IP enthält ein Simulationsmodell zur Designverifizierung vor der Geräteimplementierung. Weitere Informationen zu den verfügbaren IP-Cores und dem IP-Ökosystem innerhalb der Intel® Quartus® Prime-Software finden Sie unter den folgenden Links.

Ressourcen für geistiges Eigentum

Ressourcenbeschreibung
Intel® FPGA-IP-Portfolio Überblick über intel® FPGA-IP-Portfolio
Einführung in Intel® FPGA IP Cores Wie der IP-Katalog und der Parametereditor IP-Kerne in der Intel® Quartus® Prime-Software verwalten
Intel® FPGA-IP-Finder Eine umfassende Liste von Intel® FPGA IP-Cores

Plattform-Designer

Platform Designer-Dokumentation

Ressourcenbeschreibung
Erstellen eines Systems mit dem Plattform-Designer Grundlagen der Verwendung des Plattform-Designers
Erstellen von Plattform-Designer-Komponenten Integrieren von IP-Komponenten (Intellectual Property, geistiges Eigentum) zur Verwendung im Plattform-Designer
Plattform-Designer-Verbindung Details zu den Memory-Mapped- und Streaming-Schnittstellen, die in den Verbindungsstandards Avalon® und AMBA* AXI* verfügbar sind
Optimieren der Systemleistung von Platform Designer Optimierung von Pipelines und Umgang mit Busschiedsgerichten in einem Platform Designer-System
Tcl-Referenz für die Komponentenschnittstelle API-Referenz (Application Programming Interface) für die Integration von IP in das Platform Designer-System
Systementwurfskomponenten des Plattform-Designers Beschreibung der im Plattform-Designer verfügbaren Verbindungskomponenten

Platform Designer (ehemals Qsys) Schulungen

KursdauerTypKursnummer
Erstellen eines Systemdesigns mit Qsys 37 Minuten Kostenlos, Online OQSYSCREATE
Einführung in Qsys 26 Minuten Kostenlos, Online OQSYS1000
Einführung in das Platform Designer System Integration Tool 8 Stunden Von Ausbildern geleitet IQSYS101
Systemdesign mit Qsys Pro 42 Minuten Kostenlos, Online OQSYSPRO
Fortschrittliches Systemdesign mit Qsys: Komponenten- und Systemsimulation 28 Minuten Kostenlos, Online OAQSYSSIM
Advanced System Design mit Qsys: Qsys Systemoptimierung 32 Minuten Kostenlos, Online OAQSYSOPT
Erweitertes Systemdesign mit Qsys: Systemverifizierung mit der Systemkonsole 25 Minuten Kostenlos, Online OAQSYSSYSCON
Erweitertes Systemdesign mit Qsys: Nutzung der Hierarchie in Qsys-Designs 22 Minuten Kostenlos, Online OAQSYSHIER
Fortschrittliche Qsys System Integration Tool Methoden 8 Stunden Von Ausbildern geleitet IQSYS102
Kundenspezifische IP-Entwicklung mit Avalon®- und AXI*-Schnittstellen 113 Minuten Kostenlos, Online OQSYS3000

Designbeispiele für Plattform-Designer

Beschreibung der Ressourcen
Plattform-Designer - Entwurfsbeispiel Herunterladbares Entwurfsbeispiel eines im Plattform-Designer implementierten Speichertesters.
AXI* Speicherdesign-Beispiel AMBA* AXI*-3 Agent-Schnittstelle auf einer einfachen benutzerdefinierten Verilog-Speicherkomponente.
BFM-Simulationsbeispiel: HPS AXI*-Brückenschnittstelle zum FPGA-Kern Eine HPS-Schnittstelle (Hard Processor System) zur FPGA AXI*-Bridge (h2f).
Avalon® Verification IP Suite Benutzerhandbuch (PDF) Busfunktionsmodelle (BFMs) zur Verifizierung von IP-Cores über Avalon®Schnittstellen.
Designdateien (.zip)
Mentor Graphics* AXI* Verifizierung IP Suite (PDF) BFMs zur Verifizierung von IP-Cores mit AMBA* AXI*-Schnittstellen.

Whitepapers

Ressourcenbeschreibung
Vergleich von IP-Integrationsansätzen für die FPGA-Implementierung Erläutert die Verbindungsherausforderungen in komplexen FPGA-Bausteinen.
Anwendung der Vorteile der Network-on-a-Chip-Architektur auf das FPGA-Systemdesign Beschreibt die Vorteile von Network-on-a-Chip(NoC)-Architekturen im Intel® FPGA-Systemdesign.

3. Simulation

Simulationsübersicht

Die Intel® Quartus® Prime-Software unterstützt RTL- und Gate-Level-Design-Simulation in unterstützten EDA-Simulatoren.

Die Simulation umfasst:

  • Einrichten der Simulator-Arbeitsumgebung
  • Simulationsmodellbibliotheken kompilieren
  • Ausführen der Simulation

Die Intel® Quartus® Prime-Software unterstützt die Verwendung eines skriptgesteuerten Simulationsablaufs zur Automatisierung der Simulationsverarbeitung in Ihrer bevorzugten Simulationsumgebung.

In der Software Intel® Quartus® Prime Standard Edition haben Sie die Möglichkeit, den NativeLink-Tool-Flow zu verwenden, der den Start des von Ihnen gewählten Simulators automatisiert.

Skriptgesteuerter Simulationsablauf

Die Integration eines HDL-Simulators in den Software-Tool-Flow von Intel® Quartus® wird im folgenden Abschnitt des Intel® Quartus® Software-Benutzerhandbuchs beschrieben | Handbuch:

Wenn Sie den Platform Designer zum Konfigurieren von IP-Kernen und -Systemen verwenden, werden Setup-Skripts für Simulationsumgebungen für unterstützte EDA-Simulatoren generiert.

Wenn Sie mehrere Platform Designer-Systeme erstellen, sollten Sie "Simulator-Setupskript für IP generieren" ausführen, um ein kombiniertes Skript für Ihre Systeme im Platform Designer zu erstellen.

Sie können generierte IP-Core-Simulationsskripts in ein Simulationsskript der obersten Ebene integrieren, das die Simulation Ihres gesamten Entwurfs steuert. Verwenden Sie nach dem Ausführen von ip-setup-simulation die folgenden Informationen, um die Vorlagenabschnitte zu kopieren und für die Verwendung in einer neuen Skriptdatei der obersten Ebene zu ändern.

In den folgenden Videos finden Sie auch Anleitungen zum Einrichten von Simulationen.

NativeLink-Simulationsablauf

In der Software Intel® Quartus® Prime Standard Edition haben Sie die Möglichkeit, NativeLink zu verwenden. Auf diese Weise können Sie automatisch alle Schritte starten, die erforderlich sind, um Ihr Design zu simulieren, nachdem Sie Ihren Quellcode oder Ihre IP geändert haben.

Die NativeLink-Funktion integriert Ihren EDA-Simulator in die Intel® Quartus® Prime Standard Edition-Software, indem Sie Folgendes automatisiert:

  • Generierung von simulatorspezifischen Dateien und Simulationsskripten.
  • Zusammenstellung von Simulationsbibliotheken.
  • Automatischer Start Ihres Simulators nach der Analyse und Ausarbeitung, Analyse und Synthese der Intel® Quartus® Prime-Software oder nach einer vollständigen Kompilierung.

Ressourcen für NativeLink Simulation Setup

Ressourcenbeschreibung
Verwenden der NativeLink-Simulation Ein Kapitel im Intel Quartus Prime Standard Edition Benutzerhandbuch: Simulation von Drittanbietern
So richten Sie die NativeLink-Simulation ein Ein kurzes Video, das zeigt, wie man NativeLink für ein einfaches Design einrichtet

Simulationsressourcen

Simulationsressourcen

Beschreibung
des Ressourcentyps
Simulation von Intel® FPGA-Designs (Intel® Quartus® Prime Pro Edition) Ein Abschnitt im Intel® Quartus® Prime Pro Edition Benutzerhandbuch Hauptdokumentation für die Intel® Quartus® Prime Pro Edition Software
Simulation von Intel® FPGA-Designs (Intel® Quartus® Prime Standard Edition) Intel® Quartus® Prime Standard Edition Handbuch Hauptdokumentation für die Intel® Quartus® Prime Standard Edition-Software
Generieren einer Testbench mit dem Intel® FPGA-ModelSim* Simulationstool Demonstrationsvideo
Simulation eines Nios® II-Prozessordesigns Demonstrationsvideo
So simulieren Sie den aktiven seriellen Speicherschnittstellenblock Demonstrationsvideo
Generieren einer PHYLite-Beispielentwurfssimulation in ModelSim* in 16.1 mit Arria® 10 Demonstrationsvideo
So simulieren Sie Cyclone® V 8b10b IP Byte Ordering Demonstrationsvideo
Simulation von Arria® 10 RLDRAM3 mit dem Vendor Memory-Modell Demonstrationsvideo
Ping Pong PHY DDR3 Simulation Demonstrationsvideo
Simulation von SoC HPS DDR3 Core Demonstrationsvideo
Fortschrittliches Systemdesign mit Qsys: Komponenten- und Systemsimulation Kostenlose Online-Schulung 28-minütiger Online-Kurs (OAQSYSSIM)
Simulation von Designs mit 3rd Party EDA Simulatoren (Legacy-Kurs) Kostenlose Online-Schulung 35-minütiger Online-Kurs (ODSW1122)

Die Intel® Quartus® Prime Standard Edition-Software unterstützt die folgenden EDA-Simulatoren:

  • Aldec Aktiv-HDL
  • Aldec Riviera-PRO
  • Cadence Prägnantes Unternehmen
  • Mentor Graphics* ModelSim*-Intel FPGA (im Lieferumfang der Intel® Quartus® Prime Software enthalten)
  • Mentor Graphics* ModelSim* - PE
  • Mentor Grafik* ModelSim* - SE
  • Mentor Grafik* QuestaSim
  • Synopsys* VCS und VCS MX

Die Integration eines HDL-Simulators in den Software-Tool-Flow von Intel® Quartus® wird im Abschnitt Simulation von Intel FPGA-Designs im Intel Quartus Prime Pro Edition-Benutzerhandbuch: Simulation von Drittanbietern beschrieben.

4. Synthese

Übersicht über die Synthese

Die Logiksynthesestufe des Intel® Quartus® Software-Design-Flow nimmt den RTL-Code (Register Transfer Level) und erstellt eine Netzliste von Primitiven auf niedrigerer Ebene (die Post-Synthesis-Netzliste). Die Post-Synthesis-Netzliste wird dann als Input für den Monteur verwendet, der das Design platziert und weiterleitet.

Die Software Intel® Quartus® Prime und Quartus® II umfasst eine erweiterte integrierte Synthese und Schnittstellen zu anderen Synthesetools von Drittanbietern. Die Software bietet auch schematische Netlist-Viewer, mit denen Sie eine Struktur eines Designs analysieren und sehen können, wie die Software Ihr Design interpretiert hat.

Syntheseergebnisse können mit den Quartus® Netlist-Viewernsowohl nach RTL-Ausarbeitung als auch nach Technology Mapping eingesehen werden.

Synthese-Dokumentation

Titel Beschreibung
Quartus Prime Integrierte Synthese Das integrierte Synthesetool für die Intel® Quartus® Prime-Software unterstützt die Synthese von VHDL, Verilog, SystemVerilog und älteren Intel® FPGA-spezifischen Designeingabesprachen.
Synplify-Unterstützung Das Intel® Quartus® Prime Software-Tool-Flow unterstützt auch die Logiksynthesizer Synplicity Synplify und Synplify Pro.
Mentor Graphics* Precision RTL-Unterstützung Der Intel® Quartus® Prime Software-Tool-Flow unterstützt auch den Mentor Graphics* Precision RTL Synthesizer.

Synthesetraining und Demonstrationen

Titel Beschreibung
Verwenden der Quartus® Prime Software: Eine Einführung (ODSW1100)

Machen Sie sich mit der grundlegenden Quartus® Prime Software-Design-Umgebung vertraut. Sie lernen einen grundlegenden FPGA-Design-Flow kennen und wie Sie die Quartus® Prime-Software im Flow verwenden.

Dies ist ein 1,5-stündiger Online-Kurs.

Die Quartus® Prime Software Design Series: Foundation (Standard) (ODSW1110)

Lernen Sie, die Quartus® Prime-Software zu verwenden, um ein FPGA- oder CPLD-Design vom ersten Entwurf bis zur Geräteprogrammierung zu entwickeln.

Dies ist ein 3,5-stündiger Online-Kurs.

Die Quartus® Prime Software Design Series: Foundation (IDSW110)

Erstellen Sie ein Projekt, geben Sie Designdateien ein, kompilieren und konfigurieren Sie Ihr Gerät, damit das Design im System funktioniert. Geben Sie Timing-Einschränkungen ein und analysieren Sie einen Entwurf mit dem Timing Analyzer. Entdecken Sie, wie sich die Software mit gängigen EDA-Tools verbindet, die für Synthese und Simulation verwendet werden.

Dies ist ein 8-stündiger, von einem Kursleiter geleiteter Kurs.

High-Level-Synthese

Intels High-Level-Synthesis-Tool (HLS) verwendet eine in C++ geschriebene Designbeschreibung und generiert RTL-Code, der für Intel® FPGAs optimiert ist.

Weitere Informationen zum Intel® HLS Compiler, einschließlich Dokumentation, Beispiele und Schulungen, finden Sie auf der HLS-Support-Seite.

HLS-Dokumentation

Beschreibung des Dokuments
HLS-Handbuch "Erste Schritte" Zeigt, wie Sie Ihre High-Level-Synthese-Compiler-Umgebung initialisieren. Enthält auch Entwurfsbeispiele und Lernprogramme, um Möglichkeiten zur effektiven Verwendung des Compilers zu veranschaulichen.
HLS-Benutzerhandbuch Enthält Anweisungen zum Synthetisieren, Überprüfen und Simulieren von IP-Kernen für Intel® FPGA-Produkte.
HLS-Referenzhandbuch Enthält Informationen zum Entwurfsablauf von HLS-Komponenten (High-Level Synthesis), einschließlich Befehlsoptionen und anderer Programmierelemente, die Sie im Komponentencode verwenden können.
Best Practices-Leitfaden für HLS Enthält Tipps und Anleitungen zum Optimieren des Komponentenentwurfs mithilfe der vom HLS-Compiler bereitgestellten Informationen.

5. Monteur

Monteur - Pro Edition

Mit der Software Intel® Quartus® Prime Pro Edition verrichtet der Fitter seine Arbeit in individuell steuerbaren Stufen; Sie können jede Phase einzeln optimieren, indem Sie nur diese Phase des Monteurprozesses ausführen und diese Phase iterieren, um diese Phase zu optimieren.

Fitter Stufen

Inkrementelle Optimierung der Einbaustufe
Plan Nach dieser Phase können Sie eine Post-Plan-Timing-Analyse ausführen, um Timing-Einschränkungen und Cross-Clock-Timing-Fenster zu überprüfen. Zeigen Sie die Platzierungs- und Peripherieeigenschaften an und führen Sie die Taktplanung für Intel® Arria® 10 FPGA- und Intel® Cyclone® 10-FPGA-Designs durch.
Früher Ort Nach dieser Phase kann der Chip Planner eine anfängliche High-Level-Platzierung von Designelementen anzeigen. Verwenden Sie diese Informationen, um Ihre Grundrissentscheidungen zu treffen. Für Intel® Stratix® 10 FPGA-Designs können Sie nach dem Ausführen dieser Phase auch eine frühzeitige Taktplanung durchführen.
Ort Überprüfen Sie nach dieser Phase die Ressourcen- und Logikauslastung in den Kompilierungsberichten und überprüfen Sie die Platzierung der Konstruktionselemente im Chipplaner.
Route Führen Sie nach dieser Phase eine detaillierte Einrichtung durch und halten Sie die Timing-Schließung im Timing Analyzer und zeigen Sie Routing-Überlastungen über den Chip Planner an.
Zeitablauf Überprüfen Sie nach dieser Phase die Retiming-Ergebnisse im Fitter-Bericht und korrigieren Sie alle Einschränkungen, die die weitere Optimierung des Retiming einschränken.

Standardmäßig durchläuft der Installateur alle seine Stufen. Sie können jedoch die Ergebnisse der Fitter-Phasen analysieren, um Ihren Entwurf zu bewerten, bevor Sie die nächste Phase ausführen oder bevor Sie eine vollständige Kompilierung ausführen. Weitere Informationen zur Verwendung der Einrichterstufen zur Steuerung der Ergebnisqualität für Ihr Design finden Sie im Abschnitt Ausführen des Installateurs im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Sie können mehrere Einstellungen angeben, um das Aufwandsniveau des Monteurs für Dinge wie Registerpacken, Registerduplizierung und -zusammenführung sowie Gesamtaufwandsniveau zu steuern. Weitere Informationen zu den Fitter-Einstellungen finden Sie im Abschnitt Referenz zu Den Einbaueinstellungen im Compiler-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Installateur - Standard Edition

In der Software Intel® Quartus® Prime Standard Edition können Sie mehrere Einstellungen festlegen, um das Aufwandsniveau des Monteurs zu steuern, z. B. Registerpacken, Duplizieren und Zusammenführen von Registern sowie das Gesamtaufwandsniveau. Eine vollständige Liste der Fitter-Einstellungen finden Sie auf der Hilfeseite zu Compiler-Einstellungen

Weitere Informationen zu den Einstellungen von Fitter finden Sie unter

6. Timing-Analyse

Übersicht über die Timing-Analyse

Der Timing Analyzer bestimmt die Timing-Beziehungen, die erfüllt sein müssen, damit das Design korrekt funktioniert, und vergleicht die Ankunftszeiten mit den erforderlichen Zeiten, um das Timing zu überprüfen.

Die Timing-Analyse umfasst viele grundlegende Konzepte: asynchrone vs. synchrone Bögen, Ankunfts- und erforderliche Zeiten, Setup- und Hold-Anforderungen usw. Diese sind im Abschnitt Timing Analysis Basic Concepts des Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer definiert.

Der Timing Analyzer wendet Ihre Timing-Einschränkungen an und bestimmt Timing-Verzögerungen aus den Ergebnissen der Implementierung Ihres Designs in das Zielgerät durch den Installateur.

Der Timing Analyzer muss auf der Grundlage einer genauen Beschreibung Ihrer Timing-Anforderungen arbeiten, ausgedrückt als Timing-Einschränkungen. Im Abschnitt Constraining Designs des Intel® Quartus® Prime Standard Edition User Guide: Timing Analyzer wird beschrieben, wie Timing-Einschränkungen zu .sdc-Dateien hinzugefügt werden können, um sie sowohl vom Fitter als auch vom Timing Analyzer zu verwenden.

Die Zeitschließung ist ein iterativer Prozess zur Verfeinerung von Zeitbeschränkungen. Anpassung der Parameter für die Synthese und den Fitter und Verwaltung von Fitter-Saatgutvariationen.

Timing-Analysator

Der Intel Quartus Prime Timing Analyzer

Der Timing-Analysator in der Intel® Quartus® Prime-Software ist ein leistungsstarkes Timing-Analyse-Tool im ASIC-Stil, das die Timing-Leistung der gesamten Logik in Ihrem Design mithilfe einer branchenüblichen Einschränkungs-, Analyse- und Berichtsmethodik validiert. Der Timing Analyzer kann über eine grafische Benutzeroberfläche oder über eine Befehlszeilenschnittstelle gesteuert werden, um die Ergebnisse für alle Timing-Pfade in Ihrem Design einzuschränken, zu analysieren und zu melden.

Eine vollständige Bedienungsanleitung zum Timing Analyzer finden Sie im Abschnitt Ausführen des Timing Analyzers des Intel® Quartus® Prime Standard Edition Benutzerhandbuchs: Timing Analyzer.

Wenn Sie mit der Timing-Analyse noch nicht vertraut sind, lesen Sie den Abschnitt Empfohlener Fluss für Erstbenutzer im Intel® Quartus® Prime Standard Edition-Benutzerhandbuch: Timing Analyzer. Dies beschreibt den gesamten Entwurfsablauf unter Verwendung grundlegender Einschränkungen.

Timing Analyzer Schulungen

KursdauerTypKursnummer
Die Intel Quartus Prime Software Design Series: Timing-Analyse 8 Stunden Intructor-Led IDSW120
Erweiterte Timing-Analyse mit TimeQuest 8 Stunden Von Ausbildern geleitet IDSW125
Timing Analyzer: Einführung in die Timing-Analyse 15 Minuten Online, Kostenlos ODSW1115
Timing Analyzer: Timing Analyzer GUI 31 Minuten Online, Kostenlos ODSW1116
Timing-Analysator: Intel Quartus Prime Integration & Reporting 25 Minuten Online, Kostenlos ODSW1117
Timing Analyzer: Erforderliche SDC-Einschränkungen 34 Minuten Online, Kostenlos ODSW1118
Timing-Abschluss mit TimeQuest Custom Reporting 24 Minuten Online, Kostenlos OTIM1100

Timing Schließung

Wenn der Timing Analyzer feststellt, dass Ihre Timing-Spezifikationen nicht erfüllt werden, muss der Entwurf für das Timing optimiert werden, bis die Diskrepanz geschlossen ist und Ihre Timing-Spezifikationen erfüllt sind.

Der Timing-Abschluss umfasst mehrere mögliche Techniken. Die effektivsten Techniken variieren mit jedem Design. Das Kapitel Timing Closure and Optimization im Design Optimization User Guide: Intel Quartus Prime Pro Edition enthält viele praktische Ratschläge zum Timing-Closure-Prozess.

Es gibt mehrere zusätzliche Schulungen, die Ihnen helfen zu verstehen, wie Sie Ihr Design für die richtigen Timing-Verschlusstechniken bewerten können.

Timing Abschlussschulungen

KursdauerTypKursnummer
Inkrementelle blockbasierte Kompilierung in der Intel® Quartus® Prime Pro Software: Timing Closure & Tips 22 Minuten Online, Kostenlos OIBBC102
Designbewertung für timing closure 55 Minuten Online, Kostenlos ODSWTC02
Beste HDL-Designpraktiken für den Timing-Abschluss 61 Minuten Online, Kostenlos OHDL1130
Timing-Abschluss mit TimeQuest Custom Reporting 24 Minuten Online, Kostenlos OTIM1100
Timing Closure mit der Quartus® II Software 8 Stunden Von Ausbildern geleitet IDSW145

7. Design-Optimierung

Übersicht über die Designoptimierung

Die Software Intel® Quartus® Prime und Quartus® II umfasst eine Vielzahl von Funktionen, mit denen Sie Ihr Design für Fläche und Timing optimieren können. Dieser Abschnitt enthält die Ressourcen, die Sie mit Entwurfsoptimierungstechniken und -tools unterstützen.

Die Software Intel® Quartus® Prime und Quartus® II bietet eine Optimierung der Netzliste für die physikalische Synthese, um Designs über den Standardkompilierungsprozess hinaus zu optimieren. Die physikalische Synthese trägt dazu bei, die Leistung Ihres Designs zu verbessern, unabhängig vom verwendeten Synthesewerkzeug.

Dokumentation zur Optimierungsunterstützung

Titel Beschreibung
Bereichs- und Timing-Optimierung In diesem Abschnitt im Benutzerhandbuch wird erläutert, wie Sie den Ressourcenverbrauch reduzieren, die Kompilierungszeiten verkürzen und die Timing-Leistung beim Entwerfen für Intel®Geräte verbessern können.
Analyse und Optimierung des Design-Grundrisses In diesem Abschnitt im Benutzerhandbuch wird beschrieben, wie Sie den Chip Planner verwenden, um den Grundriss für Ihre Entwürfe zu analysieren und zu optimieren. In diesem Kapitel wird auch erläutert, wie Sie den Logiksperrbereich zum Steuern der Platzierung verwenden.
Engineering Change Management mit dem Chip Planner In diesem Abschnitt im Benutzerhandbuch wird beschrieben, wie Sie mit dem Chip Planner technische Änderungsaufträge (ECOs) für unterstützte Geräte implementieren.
Netlist-Optimierungen und physikalische Synthese In diesem Abschnitt im Benutzerhandbuch wird erläutert, wie die Netlist-Optimierungen und die physikalische Synthese in der Intel® Quartus® Prime-Software die Netlist Ihres Designs ändern und die Qualität Ihrer Ergebnisse verbessern können.
Ressourcencenter für die inkrementelle Kompilierung Auf dieser Ressourcencenter-Webseite wird gezeigt, wie Sie die inkrementelle Kompilierung verwenden können, um die Kompilierungszeiten zu verkürzen und die Ergebnisse während der Optimierung beizubehalten.

Schulungen zur Designoptimierung

KursdauerTypKursnummer
Verwenden der Intel® Quartus® Prime Pro Software: Chip Planner 29 Minuten Online, Kostenlos OPROCHIPPLAN
Verwenden von Design Space Explorer 21 Minuten Online, Kostenlos ODSE
Timing-Abschluss mit benutzerdefiniertem Timequest-Reporting 24 Minuten Online, Kostenlos OTIM1100
Beste HDL-Designpraktiken für den Timing-Abschluss 1 Stunde Online, Kostenlos OHDL1130

Tools zur Designoptimierung

Die Intel® Quartus® Prime Software bietet Tools, die Ihr Design visuell präsentieren. Mit diesen Tools können Sie alle Problembereiche in Ihrem Design in Bezug auf logische oder physische Ineffizienzen diagnostizieren.

  • Sie können die Netlist Viewer verwenden, um eine schematische Darstellung Ihres Designs in mehreren Phasen des Implementierungsprozesses anzuzeigen: vor der Synthese, nach der Synthese und nach Ort und Route. Auf diese Weise können Sie Ihre Entwurfsabsicht in jeder Phase bestätigen.
  • Der Entwurfspartitionsplaner hilft Ihnen, das Partitionierungsschema eines Entwurfs zu visualisieren und zu überarbeiten, indem er Zeitinformationen, relative Konnektivitätsdichten und die physische Platzierung von Partitionen anzeigt. Sie können Partitionen in anderen Viewern suchen oder Partitionen ändern oder löschen.
  • Mit dem Chip Plannerkönnen Sie Grundrisszuordnungen vornehmen, Leistungsanalysen durchführen und kritische Pfade und Routing-Überlastungen visualisieren. Mit dem Design Partition Planner und dem Chip Planner können Sie Ihr Design auf einer höheren Ebene partitionieren und layouten.
  • Design Space Explorer II (DSE) automatisiert die Suche nach den Einstellungen, die die besten Ergebnisse in jedem einzelnen Design liefern. DSE erkundet den Designraum Ihres Designs, wendet verschiedene Optimierungstechniken an und analysiert die Ergebnisse, um Ihnen zu helfen, die besten Einstellungen für Ihr Design zu finden.

Die Verwendung dieser Tools kann Ihnen helfen, die Implementierung des Geräts zu optimieren.

Netlist-Viewer

Die Netlist-Viewer der Intel® Quartus® Prime-Software bieten leistungsstarke Möglichkeiten, Ihr Design in verschiedenen Phasen anzuzeigen. Cross Probing ist mit anderen Design-Ansichten möglich: Sie können ein Element auswählen und es in den Fenstern Chip Planner und Design File Viewer hervorheben.

  • Der RTL Viewer zeigt die Logik und die Verbindungen, die vom Synthesizer abgeleitet werden, nachdem die Hierarchie und die wichtigsten Logikblöcke ausgearbeitet wurden. Sie können den RTL Viewer verwenden, um Ihr Design vor der Simulation oder anderen Verifizierungsprozessen visuell zu überprüfen.
  • Der Technology Map Viewer (Post-Mapping) kann Ihnen helfen, Knoten in Ihrer Netzliste nach der Synthese, aber vor Ort und Route zu finden.
  • Der Technology Map Viewer (Post-Fitting) zeigt die Netzliste nach Ort und Route an. Dies kann sich von der Post-Mapping-Netzliste unterscheiden, da der Monteur Optimierungen vornehmen kann, um Einschränkungen während der physikalischen Optimierung zu erfüllen.

Netlist- und Finite State Machine-Viewer

Sehen Sie eine Demonstration der Quartus® Software Netlist Viewer und Finite State Machine Viewer in den folgenden Videos.

Netlist Viewer-Ressourcen

Ressourcenbeschreibung
Optimieren der Design-Netlist Ein Abschnitt im Intel® Quartus® Prime Standard Edition User Guide: Design Optimization, der die Verwendung der Netlist Viewer behandelt.

Chip-Planer

Die Design-Grundrissanalyse hilft, das Timing zu schließen und eine optimale Leistung in hochkomplexen Designs sicherzustellen. Der Chip Planner in der Intel® Quartus® Prime Software hilft Ihnen, das Timing Ihrer Designs schnell zu schließen. Sie können den Chip Planner zusammen mit Logic Lock Regions verwenden, um Ihre Entwürfe hierarchisch zusammenzustellen und bei der Raumplanung zu unterstützen. Verwenden Sie außerdem Partitionen, um platzierungs- und Routingergebnisse aus einzelnen Kompilierungsläufen beizubehalten.

Mit dem Chip Planner können Sie sowohl Konstruktionsanalysen durchführen als auch den Konstruktionsgrundriss erstellen und optimieren. Um E/A-Zuweisungen vorzunehmen, verwenden Sie den Pin-Planer.

Chip Planner Ressourcen

Beschreibung
des Ressourcentyps
Analyse und Optimierung des Design-Grundrisses Design-Optimierung Benutzerhandbuch: Intel® Quartus® Prime Pro Edition Kapitel Primärdokumentation für Design Floorplan und Chip Planner
Chip Planner Anleitungsvideo (Teil 1 von 2) E2E-Video Chip Planner Tutorial: Querverweis-Timing-Pfade, Fan-In, Fan-Out, Routing-Verzögerungen und Taktbereiche
Chip Planner Anleitungsvideo (Teil 2 von 2) E2E-Video Chip Planner-Tutorial: Routing-Auslastung, Designelementsuche und Logiksperrbereiche
Durchführen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Resource Property Editor (Teil 1 von 3) E2E-Video Späte, kleine ECO-Änderungen (Engineering Change Order) mit dem Chip Planner vornehmen
Durchführen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Resource Property Editor (Teil 2 von 3) E2E-Video Späte, kleine ECO-Änderungen mit dem Chip Planner vornehmen
Durchführen von ECO-Änderungen mit Intel FPGA Quartus Chip Planner und Resource Property Editor (Teil 3 von 3) E2E-Video Späte, kleine ECO-Änderungen mit dem Chip Planner vornehmen
So verfolgen Sie das lokale Routing des wiederhergestellten CDR-Takts vom Transceiver-Kanal zum E / A-Pin mit dem Timing Analyzer und dem Chip Planner E2E-Video Ein Beispiel für die Verwendung des Chip Planner mit dem Timing Analyzer

Design Space Explorer II

Mit Design Space Explorer II (DSE) können Sie die vielen Parameter untersuchen, die für die Entwurfskompilierung verfügbar sind.

Sie können die DSE verwenden, um mehrere Kompilierungen mit unterschiedlichen Parametern zu verwalten, um die beste Kombination von Parametern zu finden, mit denen Sie den Timing-Abschluss erreichen können.

Design Space Explorer II-Ressourcen

Ressourcenbeschreibung
Optimieren mit Design Space Explorer II Erste Schritte Benutzerhandbuch: Intel® Quartus® Prime Pro Edition
Designbeispiel für Design Space Explorer (DSE) Ein Beispiel für eine Design-Weltraumforschung
Verwenden von Design Space Explorer (ODSE) Kostenloses Online-Training, 21 Minuten

8. On-Chip-Debugging

Übersicht über das On-Chip-Debugging

Da FPGAs an Leistung, Größe und Komplexität zunehmen, kann der Verifizierungsprozess zu einem kritischen Teil des FPGA-Designzyklus werden. Um die Komplexität des Verifizierungsprozesses zu verringern, bietet Intel ein Portfolio von On-Chip-Debugging-Tools. Die On-Chip-Debugging-Tools ermöglichen die Echtzeiterfassung interner Knoten in Ihrem Design, damit Sie Ihr Design schnell und ohne den Einsatz externer Geräte wie eines Bench-Logikanalysators oder eines Protokollanalysators überprüfen können. Dies kann die Anzahl der Pins verringern, die für die Signalsondierung auf Platinenebene benötigt werden. Eine Anleitung zu allen Tools im Debug-Portfolio finden Sie im Abschnitt Systemdebug-Tools im Debug-Tools-Benutzerhandbuch: Intel® Quartus® Prime Pro Edition.

Das Debuggen von externem Speicher wird durch das Extermal Memory Interface Toolkiterleichtert, das im External Memory Interface Support Center ausführlichbeschrieben wird.

Das Transceiver Toolkit bietet umfangreiche Funktionen zur Überprüfung der Signalqualität und -leistung des Transceivers. Weitere Informationen zu diesem Toolkit finden Sie auf der Transceiver Toolkit-Produktseite.

Beispiele für On-Chip-Debugging

On-Chip-Debug-Designbeispiele

Im Folgenden finden Sie einige Beispiele, mit denen Sie die verfügbaren Features für gängige Debugszenarien nutzen können.

On-Chip Debugging - Schulungen

On-Chip-Debugging-Schulungen

KursdauerTypKursnummer
SignalTap II Logic Analyzer: Einführung & Erste Schritte 35 Minuten Online, Kostenlos ODSW1164
SignalTap II Logic Analyzer: Grundlegende Triggerbedingungen und Konfiguration 28 Minuten Online, Kostenlos ODSW1171
SignalTap II Logic Analyzer: Triggeroptionen, Kompilierung und Geräteprogrammierung 28 Minuten Online, Kostenlos ODSW1172
SignalTap II Logic Analyzer: Datenerfassung und zusätzliche Funktionen 30 Minuten Online, Kostenlos ODSW1173
Die Quartus® Software Debug Tools 8 Stunden Von Ausbildern geleitet IDSW135
Debuggen und Kommunizieren mit einem FPGA mithilfe der Virtual JTAG Megafunction 38 Minuten Online, Kostenlos OVJTAG1110
Debuggen der JTAG-Kettenintegrität 32 Minuten Online, Kostenlos ODJTAG1110
On-Chip-Debugging von Speicherschnittstellen IP in Arria® 10 Geräten 32 Minuten Online, Kostenlos OMEM1124
Systemkonsole 29 Minuten Online, Kostenlos OEMB1117
Erweitertes Systemdesign mit Qsys: Systemverifizierung mit der Systemkonsole 25 Minuten Online, Kostenlos OAQSYSSYSCON

On-Chip-Debugging - Weitere Ressourcen

On-Chip Debug - andere Ressourcen

Ressourcenbeschreibung
Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core Benutzerhandbuch (PDF) Die Intel® FPGA_virtual_jtag Intel® FPGA IP kommuniziert über einen JTAG-Port, sodass Sie benutzerdefinierte Debugging-Lösungen entwickeln können.

AN 323: Verwendung von SignalTap II Embedded Logic Analyzern in SOPC Builder Systemen (PDF)

Designdateien (.zip)

Verwenden von SignalTap zur Überwachung von Signalen, die sich in einem vom Platform Designer generierten Systemmodul befinden.
AN 446: Debugging von Nios® II Systemen mit dem SignalTap II Logic Analyzer (PDF) Dieser Anwendungshinweis untersucht die Verwendung des Nios® II-Plug-Ins innerhalb des Signal Tap-Logikanalysators und stellt die Funktionen, Konfigurationsoptionen und Verwendungsmodi für das Plug-In vor.
AN 799: Schnelles Debuggen von Intel® Arria® 10 Designs mit Signalsonde und schneller Neukompilierung Greifen Sie mit minimalen Auswirkungen auf Ihr Design auf interne Signale zu.

Fortgeschrittene Themen

Blockbasierte Design-Flows

Die Designsoftware Intel® Quartus® Prime Pro Edition bietet blockbasierte Designabläufe. Es gibt zwei Arten: die Inkrementelle blockbasierte Kompilierung und die Wiederverwendung von Designblöcken, die es Ihrem geografisch unterschiedlichen Entwicklungsteam ermöglichen, an einem Design zusammenzuarbeiten.

Inkrementelle blockbasierte Kompilierung ist das Beibehalten oder Leeren einer Partition innerhalb eines Projekts. Dies funktioniert mit Kernpartitionen und erfordert keine zusätzlichen Dateien oder Etagenplanung. Die Partition kann geleert und bei Quell-, Synthese- und Endgültige Snapshots beibehalten werden.

Mit dem Flow Design Block Reuse können Sie einen Block eines Designs in einem anderen Projekt wiederverwenden, indem Sie eine Partition erstellen, beibehalten und exportieren. Mit dieser Funktion können Sie eine saubere Übergabe von Timing-geschlossenen Modulen zwischen verschiedenen Teams erwarten.

Blockbasierte Designressourcen

Schnelle Neukompilierung

Rapid Recompile ermöglicht nach Möglichkeit die Wiederverwendung früherer Synthese- und Einbauergebnisse und verarbeitet unveränderte Designblöcke nicht. Rapid Recompile kann die Gesamtkompilierungszeit nach kleinen Designänderungen reduzieren. Rapid Recompile unterstützt HDL-basierte funktionale ECO-Änderungen und ermöglicht es Ihnen, Ihre Kompilierzeit zu reduzieren und gleichzeitig die Leistung unveränderter Logik beizubehalten.

Schnelle Neukompilierung - Support-Ressourcen

Ressourcenbeschreibung
Ausführen einer schnellen Neukompilierung Abschnitt "Rapid Recompile" in Band 2 des Handbuchs zur Intel® Quartus® Prime Pro Edition
AN 799: Schnelles Intel® Arria® 10-Design-Debugging mit Signalsonde und schneller Neukompilierung (PDF) Ein Anwendungshinweis, der zeigt, wie Rapid Recompile die Kompilierzeit für kleine Änderungen reduziert

Partielle Rekonfiguration

Mit der partiellen Neukonfiguration (PR) können Sie einen Teil des FPGA dynamisch neu konfigurieren, während das verbleibende FPGA-Design weiterhin funktioniert.

Sie können mehrere Personas für eine Region Ihres Geräts erstellen und diese Region neu konfigurieren, ohne den Betrieb in Bereichen außerhalb dieser Persona zu beeinträchtigen.

Weitere Informationen zur partiellen Neukonfiguration finden Sie auf der Seite Partielle Neukonfiguration.

Skripterstellung

Die Software Intel® Quartus® Prime und Quartus® II bietet umfassende Skriptunterstützung für Befehlszeilen- und Tcl-Skriptdesignabläufe (Tool Command Language). Separate ausführbare Dateien für jede Phase des Softwareentwurfsflusses, z. B. Synthese, Anpassung und Timing-Analyse, enthalten Optionen zum Vornehmen allgemeiner Einstellungen und Ausführen allgemeiner Aufgaben. Die Tcl-Skripting-API (Application Programming Interface) enthält Befehle, die grundlegende bis erweiterte Funktionen abdecken.

Befehlszeilen-Skripterstellung

Sie können ausführbare Befehlszeilendateien der Intel® Quartus® Prime oder Quartus® II-Software in Batchdateien, Shell-Skripts, Makefiles und anderen Skripts verwenden. Verwenden Sie beispielsweise den folgenden Befehl, um ein vorhandenes Projekt zu kompilieren:

$ quartus_sh --flow kompilieren

Tcl-Skripterstellung

Verwenden Sie die Tcl-API für eine der folgenden Aufgaben:

  • Erstellen und Verwalten von Projekten
  • Zuweisungen vornehmen
  • Kompilieren von Designs
  • Extrahieren von Berichtsdaten
  • Durchführung von Timing-Analysen

Sie können mit einigen der Beispiele auf der Quartus® II Software Tcl Beispiele Webseite beginnen. Mehrere andere Ressourcen sind unten aufgeführt.

Skripting-Ressourcen

Ressourcenbeschreibung
Quartus® II Scripting Referenzhandbuch Deckt sowohl Quartus® ausführbare Software-Befehlszeilen-Dateien als auch Tcl-Pakete und -Befehle aus einer Quartus®-Software-Shell ab
Referenzhandbuch für Quartus® Prime Standard Edition-Einstellungsdatei Behandelt Parametereinstellungen in der Einstellungsdatei der Quartus®-Software (.qsf).
Befehlszeilen-Scripting Ein Abschnitt des Intel Quartus Prime Standard Edition Benutzerhandbuchs.
Quartus® II Tcl Beispiele Eine Webseite mit mehreren nützlichen Tcl-Skriptbeispielen.
Befehlszeilenskripting (ODSW1197) Online-Schulung mit den Befehlszeilen-Scripting-Funktionen der Intel® Quartus®Software (30 Min.).
Einführung in Tcl (ODSW1180) Eine Einführung in die Tcl-Skriptsyntax.
Quartus® II Software Tcl Scripting (ODSW1190) Tcl Scripting-Funktionen in der Quartus® II-Software.

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