Support-Center für die Gerätekonfiguration

Das Device Configuration Support Center bietet Dokumentation und Schulungen zur Auswahl eines Designs und zur Implementierung von Konfigurationsfunktionen.

Im Device Configuration Support Center finden Sie Ressourcen für Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 und Cyclone® 10 Geräte.

Hier finden Sie Informationen zum Auswählen, Entwerfen und Implementieren von Konfigurationsschemata und -funktionen. Es gibt auch Richtlinien zum Aufrufen Ihres Systems und zum Debuggen der Konfigurationslinks. Diese Seite ist in Kategorien unterteilt, die von Anfang bis Ende an einem Konfigurationssystem-Designablauf ausgerichtet sind.

Erhalten Sie zusätzliche Unterstützung für die Agilex™ 7 Systemarchitektur und die Agilex™ 5 Systemarchitektur, schrittweise geführte Anleitungen für Standardentwicklungsabläufe, die die wichtigsten kritischen Ressourcen und Dokumentationen aufzeigen.

Suchen Sie nach anderen Geräten in den Geräte- und Produktsupport-Sammlungen.

1. Gerätespezifische Konfigurationsdetails

Tabelle 1: Übersicht über Konfigurationsschemata und Funktionen

für

Konfigurationsschemata				die Gerätefamilie	Konfigurationsfunktionen
	Schema	Datenbreite	Max. Taktrate	Max. Datenrate	Designsicherheit	Partielle Neukonfiguration (2)	Remote-Systemupdate	Störungen bei einem einzelnen Ereignis	Konfiguration über Protokoll
Agilex™ 7	Avalon®-Streaming	32 Bit	125 MHz	4000 Mbit/s	√	√	Paralleler Flash-Lader II IP-Core	√	N/A
		16 Bit	125 MHz	2000 Mbit/s	√	√
		8 Bit	125 MHz	1000 Mbit/s	√	√
	Aktiv seriell (AS)	4 Bit	166⁽¹⁾ MHz	664 Mbit/s	√	√	√	√	√
	JTAG (Begriffsklärung	1 Bit	30 MHz	30 Mbit/s	√	√	N/A	√	N/A
Agilex™ 5	Avalon®-Streaming	16 Bit	125 MHz	2000 Mbit/s	√	√	Paralleler Flash-Lader II IP-Core	√	N/A
	Avalon®-Streaming	8 Bit	125 MHz	1000 Mbit/s	√	√	Paralleler Flash-Lader II IP-Core	√	N/A
	Aktiv seriell (AS)	4 Bit	166⁽¹⁾ MHz	664 Mbit/s	√	√	√	√	√
	JTAG (Begriffsklärung	1 Bit	30 MHz	30 Mbit/s	√	√	N/A	√	N/A
Stratix® 10	Avalon®-ST	32 Bit	125 MHz	4000 Mbit/s	√	√	Paralleler Flash-Lader II IP-Core	√	N/A
		16 Bit	125 MHz	2000 Mbit/s	√	√
		8 Bit	125 MHz	1000 Mbit/s	√	√
	Aktiv seriell (AS)	4 Bit	125⁽¹⁾MHz	500 Mbit/s	√	√	√	√	√
	JTAG (Begriffsklärung	1 Bit	30 MHz	30 Mbit/s	√	√	N/A	√	N/A
Arria® 10	Konfiguration über HPS	32 Bit	100 MHz	3200 Mbit/s	√	√	über HPS	√	N/A
	Konfiguration über HPS	16 Bit	100 MHz	1600 Mbit/s	√	√	über HPS	√	N/A
	Schnelle passive Parallele (FPP)	32 Bit	100 MHz	3200 Mbit/s	√	√	Paralleler Flash-Loader IP-Core	√	N/A
		16 Bit	100 MHz	1600 Mbit/s	√
		8 Bit	100 MHz	800 Mbit/s	√
	Aktiv seriell (AS)	4 Bit	100 MHz	400 Mbit/s	√	√⁽³⁾	√	√	√
	Aktiv seriell (AS)	1 Bit	100 MHz	100 Mbit/s	√	√⁽³⁾	√	√	√
	Passiv seriell (PS)	1 Bit	100 MHz	100 Mbit/s	√	√⁽³⁾	Paralleler Flash-Loader IP-Core	√	N/A
	JTAG (Begriffsklärung	1 Bit	33 MHz	33 Mbit/s		√⁽³⁾	N/A	√	N/A
Cyclone® 10 GX	Schnelle passive Parallele (FPP)	32 Bit	100 MHz	3200 Mbit/s	√	√	Paralleler Flash-Loader IP-Core	√	N/A
		16 Bit	100 MHz	1600 Mbit/s	√
		8 Bit	100 MHz	800 Mbit/s	√
	Aktiv seriell (AS)	4-Bit	100 MHz	400 Mbit/s	√	√⁽³⁾	√	√	√
	Aktiv seriell (AS)	1 Bit	100 MHz	100 Mbit/s	√	√⁽³⁾	√	√	√
	Passiv seriell (PS)	1 Bit	100 MHz	100 Mbit/s	√	√⁽³⁾	Paralleler Flash-Loader IP-Core	√	N/A
	JTAG (Begriffsklärung	1 Bit	33 MHz	33 Mbit/s	N/A	√⁽³⁾	N/A	√	N/A
Cyclone® 10 LP	Schnelle passive Parallele (FPP)	8 Bit	66⁽⁴⁾/100⁽⁶⁾ MHz	528⁽⁴⁾/800⁽⁶⁾ Mbps	N/A	N/A	Paralleler Flash-Loader IP-Core	√	N/A
	Passiv seriell (PS)	1 Bit	66⁽⁴⁾/133⁽⁵⁾ MHz	66⁽⁴⁾/133⁽⁵⁾ Mbps	N/A	N/A	Paralleler Flash-Loader IP-Core	√	N/A
	Aktiv seriell (AS)	1 Bit	40 MHz	40 Mbit/s	N/A	N/A	√	√	N/A
	JTAG (Begriffsklärung	1 Bit	25 MHz	25 Mbit/s	N/A	N/A	N/A	√	N/A
Notizen: Die maximale Taktrate bei Verwendung von OSC_CLK_1 als Konfigurationstaktquelle. Die maximale Taktrate verringert sich, wenn Sie den internen Oszillator als Konfigurationstaktquelle verwenden, während des SmartVID-Betriebs oder wenn sich das Gerät im Benutzermodus befindet. Sie können eine partielle Neukonfiguration durchführen, nachdem das Gerät vollständig konfiguriert ist. Weitere Informationen finden Sie im Benutzerhandbuch zur partiellen Neukonfiguration. Eine partielle Konfiguration kann nur ausgeführt werden, wenn sie als interner Host konfiguriert ist. Versorgungsspannung für interne Logik, VCCINT = 1,0 V. Versorgungsspannung für interne Logik, VCCINT = 1,2 V. Versorgungsspannung für interne Logik, VCCINT = 1,2 V. Cyclone 10 LP 1,2 V Kernspannungsgeräte unterstützen 133 MHz DCLK fMAX nur für 10CL006, 10CL010, 10CL016, 10CL025 und 10CL040.

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2. Konfigurationsschemata und IP

Konfigurations-Benutzerhandbücher

Agilex™ 7 Geräte

Agilex™ 7 Konfiguration Benutzerhandbuch

Agilex™ 5 Geräte

Gerätekonfiguration Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix 10® Geräte

Stratix® 10 Konfiguration Benutzerhandbuch

Konfiguration über HPS

Konfigurieren Sie den FPGA Teil des SoC-Geräts mithilfe des Hard Processor System (HPS)

Agilex™ 7 Geräte

Agilex™ 7 Hard Prozessorsystem Technisches Referenzhandbuch

Agilex™ 5 Geräte

Hard Prozessor System Technische Referenz Handbuch: Agilex™ 5 SoCs

Stratix® 10 Geräte

Arria® 10 Geräte

Schnelle passive Parallelschaltung

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

FPGA Parallel Flash Loader IP Core Benutzerhandbuch

Aktiv seriell

Agilex™ 7 Geräte

Agilex™ 7 Konfiguration Benutzerhandbuch

Agilex™ 5 Geräte

Gerätekonfiguration Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Stratix® 10 Konfiguration Benutzerhandbuch

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

Passiv seriell

Arria® 10 GX-Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

FPGA Parallel Flash Loader IP Core Benutzerhandbuch

JTAG (Begriffsklärung

Agilex™ 7 Geräte

Agilex™ 5 Geräte

Gerätekonfiguration Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

3. Erweiterte Konfigurationsfunktionen

Gerätesicherheit

Agilex™ 7 Geräte

Agilex™ 7 Gerätesicherheit Benutzerhandbuch

Stratix® 10 Geräte

Stratix® 10 Gerätesicherheit Benutzerhandbuch

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

AN 556: Verwendung der Konstruktionssicherheitsmerkmale in FPGAs

Partielle Neukonfiguration

Agilex™ 7 Geräte

IP-Benutzerhandbuch für partielle Neukonfigurationslösungen

Agilex™ 5 Geräte

IP-Benutzerhandbuch für partielle Neukonfigurationslösungen

Stratix® 10 Geräte

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

IP-Benutzerhandbuch für partielle Neukonfigurationslösungen

Weitere Ressourcen:

Remote-System-Upgrade

Agilex™ 7 Geräte

Agilex™ 7 Konfiguration Benutzerhandbuch

Agilex™ 5 Geräte

Gerätekonfiguration Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

Remote Update FPGA IP Core Benutzerhandbuch

Single-Event-Upset (SEU) Abschwächung

Agilex™ 7 Geräte

Agilex™ 7 SEU Mitigation Benutzerhandbuch

Agilex™ 5 Geräte

SEU Mitigation Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Stratix® 10 SEU Mitigation Benutzerhandbuch

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

Weitere Ressourcen:

Konfiguration über Protokoll (CvP)

Konfiguration über die Protokoll-Support-Seite

Agilex™ 7 Geräte

Agilex™ 7 Gerätekonfiguration über Protokoll (CvP) Implementierung Benutzerhandbuch

Agilex™ 5 Geräte

Konfiguration über Protokoll (CvP) Implementierung Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Stratix® 10 Konfiguration über Protokoll (CvP) Implementierung Benutzerhandbuch

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Flash-Zugangs-IP

Agilex™ 7 Geräte

Agilex™ 5 Geräte

Benutzerhandbuch für FPGA IPs für Mailbox-Clients

Stratix® 10 Geräte

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Cyclone® 10 LP-Geräte

Chip-ID IP

Agilex™ 7 Geräte

Agilex™ 5 Geräte

Benutzerhandbuch für FPGA IPs für Mailbox-Clients

Stratix® 10 Geräte

Chip-ID FPGA IP-Cores – Benutzerhandbuch

Arria® 10 Geräte

Chip-ID FPGA IP-Cores – Benutzerhandbuch

Cyclone® 10 GX-Geräte

Chip-ID FPGA IP-Cores – Benutzerhandbuch

4. Quartus® Prime Software-Design-Flow

Tabelle 2: Gerätekonfigurationseinstellungen und Generierung von Programmierdateien

Themenbeschreibung
Allgemeine Einstellung	Seite "Allgemein" des Dialogfelds "Geräte- und Pin-Optionen" in der Quartus Prime-Software. Geben Sie die Geräteoptionen an. Diese Optionen sind unabhängig vom Konfigurationsschema.
Konfigurationseinstellung	Konfigurationsseite des Dialogfelds "Geräte- und Pin-Optionen" in der Quartus Prime-Software. Geben Sie das Gerätekonfigurationsschema, die Konfigurationsgeräteeinstellung und die Konfigurations-Pin-Einstellung an.
Einstellung für Programmierdateien	Seite "Programmierdateien" des Dialogfelds "Geräte- und Pin-Optionen" in der Quartus Prime-Software. Wählen Sie das zu generierende Programmierdateiformat aus. Die Auswahl der Programmierdatei auf dieser Seite ist optional, dem Benutzer wird empfohlen, die Programmierdatei konvertieren oder den Programmierdateigenerator zu verwenden, um den Typ der Programmierdatei für das ausgewählte Konfigurationsschema zu konvertieren/generieren.
Andere Optionale erweiterte Funktionseinstellung	Seite "Fehlererkennung CRC, CvP-Einstellungen und partielle Neukonfiguration" des Dialogfelds "Geräte- und Pin-Optionen" in der Quartus Prime-Software. CRC-Seite "Fehlererkennung" - Geben Sie an, ob die Fehlererkennung verwendet wird und mit welcher Rate sie überprüft wird. Seite "CvP-Einstellungen" – Geben Sie die Art der CvP-Einstellungen an. Seite "Partielle Neukonfiguration": Geben Sie die Einstellungen für die partielle Neukonfiguration an.
Generieren von Konfigurations- und Programmierdateien	Sobald die Designkompilierung abgeschlossen ist, ist der Konverter von Programmierdateien oder der Programmierdateigenerator das Werkzeug in der Quartus Prime Software, um den Typ der Programmierdatei für das ausgewählte Konfigurationsschema oder die Konfigurationsfunktion zu konvertieren/zu generieren.

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Wo finde ich Informationen zu Gerätekonfigurationseinstellungen und zur Generierung von Konfigurations- und Programmierdateien?

Agilex™ 7 Geräte

Agilex™ 7 Konfiguration Benutzerhandbuch

Agilex™ 5 Geräte

Gerätekonfiguration Benutzerhandbuch: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Stratix® 10 Konfiguration Benutzerhandbuch

Arria® 10 Geräte

Handbuch für Arria® 10 Core Fabric und Allzweck-I/Os

Cyclone® 10 GX-Geräte

Handbuch für Cyclone® 10 GX Core Fabric und Allzweck-I/Os

Cyclone® 10 LP-Geräte

Cyclone® Handbuch für 10 LP Core Fabric und Allzweck-I/Os

5. Board-Design

Wo finde ich Informationen zu den Designrichtlinien für die Gerätekonfiguration?

Agilex™ 7 Geräte

AN 886: Agilex™ 7 Gerätedesign-Richtlinien

Agilex™ 5 Geräte

Stratix® 10 Geräte

Stratix® 10 Richtlinien für das Gerätedesign

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Cyclone® 10 GX Gerätedesign-Richtlinien

Wo finde ich Informationen zu den Verbindungsrichtlinien für die Konfigurations-Pin?

Agilex™ 7 Geräte

Pin-Anschlussrichtlinien für die Agilex™ 7 Gerätefamilie

Agilex™ 5 Geräte

Richtlinien für Pin-Verbindungen: Agilex™ 5 FPGAs und SoCs

Stratix® 10 Geräte

Pin-Anschlussrichtlinien für die Stratix® 10-Gerätefamilie

Arria® 10 Geräte

Pin-Anschlussrichtlinien für Arria® 10 GX, GT und SX Gerätefamilie

Cyclone® 10 GX-Geräte

Pin-Anschlussrichtlinien für die Cyclone® 10 GX Gerätefamilie

Cyclone® 10 LP-Geräte

Pin-Anschlussplan für die Cyclone® 10 LP Gerätefamilie

Wo finde ich Informationen zu den Konfigurationsspezifikationen?

Die Konfigurationsspezifikation im Gerätedatenblatt gibt die folgenden Spezifikationen an:

Timing-Spezifikationen für Konfigurations-Control-Pins
Zeit-/Leistungsangaben für jedes der unterstützten Konfigurationsschemata
Bitstromgrößen der Konfiguration

Agilex™ 7 Geräte

Agilex™ 7 Gerät Datenblatt

Agilex™ 5 Geräte

Agilex™ 5 FPGAs und SoCs Gerätedatenblatt

Stratix® 10 Geräte

Datenblatt für Stratix® 10 Gerät

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Cyclone® 10 LP-Geräte

6. Debuggen

Das Konfigurations-Debugger-Tool unterstützt Sie beim Debuggen von Programmier- und Konfigurationsproblemen. Dieses Tool wird ab Version 21.3 Programmer der Quartus® Prime Pro Edition unterstützt.

AN 955: Konfigurations-Debugger-Tool des Programmierers

Fehlerbehebung bei der FPGA Konfiguration

Agilex™ 7 und Stratix® 10 FPGA Debugging-Tool für die Systemkonsole mit JTAG

AN 936: Ausführen von SDM-Befehlen über JTAG-Schnittstelle

Stratix® 10 FPGA SDM Debug Toolkit hilft Ihnen beim Debuggen Ihrer Konfigurationsprobleme.

Es ist in der Quartus Prime Pro Edition Software v18.1 und höher verfügbar.

Suchen Sie ein Tool zum Debuggen von Konfigurationsfehlern / Designsicherheit / zyklischer Fehlererkennung bei der zyklischen Redundanzprüfung (CRC) auf Arria® 10 Geräten?

Um dieses Konfigurationsdiagnosetool zu erhalten, wenden Sie sich bitte an Ihren Altera Vertriebsmitarbeiter.

Sie können diese Problembehandlung oder Fehlerbaumanalyse verwenden, um mögliche Ursachen von Konfigurationsfehlern zu identifizieren.

Wissensdatenbank-Lösung

Gehen Sie zur Wissensdatenbank und geben Sie die Schlüsselwörter des Problems ein, mit dem Sie konfrontiert sind, um die Lösung zu finden.

Konfigurationsgeräte

Tabelle 3 - FPGA Konfigurationsgeräte

Kompatibilität der Konfigurationsgerätefamilie	Kapazität	, Paketspannung		FPGA Produktfamilie
EPCQ-A†	4 MB – 32 MB	SOIC mit 8-Pins	3,3 V	Kompatibel mit Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP und früheren FPGA-Familien.
EPCQ-A†	64 MB – 128 MB	SOIC mit 16-Pins	3,3 V	Kompatibel mit Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP und früheren FPGA-Familien.
Hinweise: † EPCQ-A-Reihe wird ab Quartus® Prime Standard Edition Software v17.1 unterstützt. Für die Unterstützung von Produktfamilien, die nicht in Version 17.1 enthalten sind, stellen Sie eine Serviceanfrage. Siehe auch Konfigurationsgeräte.

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Tabelle 4: Unterstützte Konfigurationsgeräte von Drittanbietern

FPGA	Hersteller-Teilenummer		Byte-Adressierung	Dummy-Takteinstellungen		Permanenter Quad-fähiger Flash?		Support-Kategorie
		Präfix	Nachsilbe		ASx1	ASx4
Agilex™ 7	Mikron	MT25QU128	ABA8E12-0AAT	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Altera getestet und unterstützt
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	Macronix⁽¹⁰⁾	MX25U12835F	XDI-10G	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Altera getestet und unterstützt
		MX25U25643G	XDI00					Bekannt zu funktionieren⁽¹³⁾
		MX25U25645G	XDI00					Altera getestet und unterstützt
		MX25U51245G	XDI00
		MX66U1G45G	XDI00
		MX66U2G45G	XRI00
	ISSI	IS25WP256E	-RHLE	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RHLE⁽²²⁾
	Gigagerät	GD25LB512ME	BFRY⁽²³⁾	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		GD25LT512ME	BIRY⁽²³⁾
		GD55LB01GE	BIRY⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	BIR⁽²³⁾
	Winbond (Begriffsklärung	W25Q512NW	FIA⁽²³⁾	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		W25Q02NW	TBIA (Begriffsklärung					Es ist bekannt, dass es funktioniert⁽¹¹⁾
		W25Q01NW	TBIA (Begriffsklärung					Es ist bekannt, dass es funktioniert⁽¹¹⁾
Agilex™ 5	Agilex™ 5-Geräte unterstützen generische QSPI-Flash-Controller, die in der Lage sind, alle Quad-SPI-Flash-Geräte zu unterstützen, die die beiden folgenden Kriterien erfüllen. Unterstützt den SFDP-Standard (Serial Flash Discoverable Parameter) Unterstützt dediziertes Pin-Reset Altera empfiehlt die Verwendung von QSPI-Flash-Bausteinen von Micron, Macronix und ISSI*. Das Quad-SPI-Gerät, das beide oben genannten Kriterien erfüllt, wird von Quartus Programming File Generator Tools und Quartus Programmer Version 24.1 Pro Edition oder neueren Versionen unterstützt. Weitere Informationen finden Sie im Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs.
Stratix® 10	Mikron	MT25QU128	ABA8ESF-0SIT	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					AlteraGetestet und unterstützt
		MT25QU02G	CBB8E12-0SIT					Es ist bekannt, dass es funktioniert⁽¹¹⁾
	Macronix⁽¹⁰⁾	MX25U12835F	MI-100	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX25U25643G	XDI00					Bekannt zu funktionieren⁽¹³⁾
		MX25U25645G	XDI00
		MX25U51245G	XDI00
		MX66U51235F	XDI-10G					Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX66U1G45G	XDI00					Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX66U2G45G	XRI00					Altera getestet und unterstützt
	ISSI	IS25WP256E	-RHLE	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RILE⁽²²⁾
	Gigagerät	GD25LB512ME	BFRY⁽²³⁾	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		GD25LT512ME	BIRY⁽²³⁾
		GD55LB01GE	BIRY⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	BIR⁽²³⁾
	Winbond (Begriffsklärung	W25Q512NW	FIA⁽²³⁾	3-Byte⁽¹⁾	N/A	Hinweis⁽¹⁴⁾	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		W25Q02NW	TBIA (Begriffsklärung					Es ist bekannt, dass es funktioniert⁽¹¹⁾
		W25Q01NW	TBIA (Begriffsklärung					Es ist bekannt, dass es funktioniert⁽¹¹⁾
Arria® 10 Cyclone® 10 GX	Mikron	MT25QU256	ABA8E12-1SIT	4 Byte ⁽⁴⁾	Artikel 10 ^{Absatz 4}	Artikel 10 ^{Absatz 4}	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MT25QU512	ABB8ESF-0SIT					Bekannt zu funktionieren⁽¹³⁾
		MT25QU512	ABB8E12-0SIT					Bekannt für ^{funktionierende(12)}
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					Bekannt zu funktionieren⁽¹³⁾
		MT25QU01G	BBB8E12-0SIT					Bekannt für ^{funktionierende(12)}
		MT25QU01G	BBA8E12-0SIT					Bekannt für ^{funktionierende(12)}
		MT25QU02G	CBB8E12-0SIT					Bekannt zu funktionieren⁽¹³⁾
	Macronix	MX25U256	45GXDI54⁽³⁾	4 Byte ⁽⁵⁾	Artikel 10 ^{Absatz 5}	Artikel 10 ^{Absatz 5}	Ja⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX25U512	45GXDI54⁽³⁾	4 Byte ⁽⁵⁾	Artikel 10 ^{Absatz 5}	Artikel 10 ^{Absatz 5}	Ja⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX25U512	45GMI00⁽¹⁸⁾	3-Byte⁽¹⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MX66L512	35FMI-10G⁽¹⁹⁾	3-Byte⁽¹⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MX66U1G	45GXDI54⁽³⁾	4 Byte ⁽⁵⁾	Artikel 10 ^{Absatz 5}	Artikel 10 ^{Absatz 5}	Ja⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX66L1G	45GMI-10G⁽²⁰⁾	3-Byte⁽¹⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MX66U2G	45GXRI54⁽³⁾	4 Byte ⁽⁵⁾	Artikel 10 ^{Absatz 5}	Artikel 10 ^{Absatz 5}	Ja⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
	Cypress/Infineon	S25FS512	SDSBHV210	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		S25FL512⁽²⁵⁾	AGMFI011
		S70FL01G⁽²⁵⁾	SAGMFI011
Stratix® V Arria® V Arria®-V-SoC Cyclone® V Cyclone®-V-SoC	Mikron	MT25QL128	ABA8ESF-0SIT	3-Byte⁽¹⁾	Artikel 12 ^{Absatz 4}	Artikel 12 ^{Absatz 4}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		MT25QU128	ABA8ESF-0SIT	3-Byte⁽¹⁾	Artikel 10 ^{Absatz 1}	Artikel 10 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MT25QU256	ABA8ESF-0SIT	3-Byte⁽¹⁾	Artikel 10 ^{Absatz 1}	Artikel 10 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MT25QL256	ABA8ESF-0SIT	4 Byte ⁽⁴⁾	4⁽⁴⁾	Artikel 10 ^{Absatz 4}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		MT25QL512	ABB8ESF-0SIT	4 Byte ⁽⁴⁾	4⁽⁴⁾	Artikel 10 ^{Absatz 4}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		MT25QL512	ABA8ESF-0SIT	3-Byte⁽¹⁾	Artikel 10 ^{Absatz 1}	Artikel 10 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
		MT25QL01G	BBB8ESF-0SIT	4 Byte ⁽⁴⁾	4⁽⁴⁾	Artikel 10 ^{Absatz 4}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		MT25QL02G	CBB8E12-0SIT	4 Byte ⁽⁴⁾	4⁽⁴⁾	Artikel 10 ^{Absatz 4}	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
	Macronix	MX25L128	33FMI-10G⁽¹⁵⁾	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		MX25L256	45GMI-08G⁽¹⁶⁾					Bekannt zu funktionieren⁽¹³⁾
		MX25L256	35FMI-10G⁽¹⁶⁾					Bekannt für ^{funktionierende(12)}
		MX25L512	45GMI-08G⁽¹⁵⁾					Bekannt zu funktionieren⁽¹³⁾
		MX66L512	35FMI-10G⁽¹⁵⁾					Bekannt für ^{funktionierende(12)}
		MX25U512	45GMI00⁽¹⁶⁾
		MX25U512	45GXDI00⁽¹⁶⁾
		MX66L1G	45GMI-10G⁽¹⁶⁾
		MX66U2G	45GXR100⁽¹⁵⁾
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	Artikel 6 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt zu funktionieren⁽¹³⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI010
		S25FL512⁽²⁵⁾	SAGMFIG11					Bekannt für ^{funktionierende(12)}
		S70FL01G⁽²⁵⁾	SAGMFI011⁽¹⁷⁾					Bekannt für ^{funktionierende(12)}
	Gigagerät	GD25Q127	^CFIG(15)	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	Artikel 4 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
	Gigagerät	GD25Q256	^DFIG(15)	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	Artikel 4 ^{Absatz 1}	Nein⁽⁶⁾	Bekannt für ^{funktionierende(12)}
Cyclone® 10 LP	Mikron	MT25QL128	ABA8ESF-0SIT	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	N/A	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	Macronix	MX25L128	33FMI-10G	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	N/A	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		MX25L256	45GMI-08G
		MX25L512	45GMI-08G
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3-Byte⁽¹⁾⁽²⁾	Artikel 8 ^{Absatz 1}	N/A	Nein⁽⁶⁾	Es ist bekannt, dass es funktioniert⁽¹¹⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI0I0
Notizen: Verwenden Sie die Standardeinstellung der Konfigurationsgeräte. Bei der Durchführung eines Remote-System-Upgrades muss die Startadresse der Images auf die ersten 128 MB festgelegt werden. Arria® 10 und Cyclone® 10 GX Geräte unterstützen nur Macronix-Konfigurationsgeräte mit den Teilenummern MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 MX66U2G45GXRI54. Der Quartus-Programmierer stellt das nichtflüchtige Konfigurationsregister während des Programmiervorgangs ein. Benutzer müssen das Register manuell einstellen, wenn sie einen Programmierer eines Drittanbieters verwenden. Die Konfigurationsgeräte sind dauerhaft auf diesen Wert festgelegt, der Benutzer hat nicht die Möglichkeit, diese Einstellung zu ändern. Quartus Programmer gibt Befehl zur Aktivierung des Quad-Modus Diese Konfigurationsgeräte werden vom älteren ASMI Parallel I FPGA IP-Core und dem ASMI Parallel II FPGA IP-Core nicht unterstützt. Informationen zu einem neuen Design finden Sie unter Generic Serial Flash Interface FPGA IP Core. AS x 1 - Unterstützung für aktive serielle Konfiguration mit einer Datenbreite von 1 Bit AS x 4 - Aktives serielles Konfigurationsschema unterstützt 4 Bit Datenbreite Agilex™ 7 und Stratix® 10 Geräte unterstützen keine Macronix-Konfigurationsgeräte mit Teilenummer MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 und MX66U2G45GXRI54. Getestet mit FPGA Konfiguration. Getestet mit HPS. Getestet mit FPGA Konfiguration und HPS. FPGA Boot-ROM einen normalen READ-Vorgang durchführt, um die Firmware zu laden, die der erste Teil des Bitstroms ist, liest es nach dem Laden der Firmware die vom Flash-Anbieter definierte SFDP-Tabelle (Serial Flash Discovery Parameter), um die Anzahl der Dummy-Taktzyklen für die Durchführung eines Quad-I/O-FAST-READ-Vorgangs zum Laden des restlichen Bitstroms zu bestimmen. U-Boot-Updates erforderlich. U-Boot wird zum Blinken verwendet. U-Boot-Updates erforderlich. Zwei Chip-Auswahl. HPS Flash Programmer und BootROM verwenden nur CS0. U-Boot-Modifikationen erforderlich Programmiert mit U-Boot Programmiert mit modifiziertem U-Boot S70FS01G ist nicht kompatibel mit Arria® 10 und Cyclone® 10 GX-Geräten. Sie müssen das neue Flash-Speicher-Konfigurationsgerät basierend auf der Vorlage für den Programmierablauf definieren: Geräte-ID = 0x9d 0x70 0x1b, Gerätedichte = 1024 MB, Geräte-Die-Gesamt = 1, Vorlage für den Programmierablauf = Macronix. Weitere Informationen zum Hinzufügen eines benutzerdefinierten Flash-Geräts finden Sie im Benutzerhandbuch für den allgemeinen Flash-Programmierer: Quartus Prime Pro Edition. Sie müssen das neue Flash-Speicher-Konfigurationsgerät basierend auf der Vorlage für den Programmierablauf definieren: Geräte-ID = 0x00 0x00 0x00, Gerätedichte = 512 MB / 1024 MB / 2048 MB, Gesamtgeräte-Die=1, Vorlage für den Programmierablauf = Macronix. Weitere Informationen zum Hinzufügen eines benutzerdefinierten Flash-Geräts finden Sie im Benutzerhandbuch für den allgemeinen Flash-Programmierer: Quartus Prime Pro Edition. Sie müssen das neue Flash-Speicher-Konfigurationsgerät basierend auf der Vorlage für den Programmierablauf definieren: Sie müssen dem Programmierer ein Teil hinzufügen: Geräte-ID = 0x9d 0x70 0x1b, Gerätedichte = 1024 MB, Geräte-Die-Wert = 1, Vorlage für den Programmierablauf = Issi. Weitere Informationen zum Hinzufügen eines benutzerdefinierten Flash-Geräts finden Sie im Benutzerhandbuch für den allgemeinen Flash-Programmierer: Quartus Prime Pro Edition. Die Quartus Prime-Software unterstützt nicht die Flash-Spezifikation "CS# toggle with no CLK and Data is considered as in-valid", die bestimmte Konfigurationsgeräte innerhalb der S25FL-S-Familie und S70FL01GS betrifft.
Tabelle 3 zeigt die Kriterien für Konfigurationsgeräte von Drittanbietern, die von Quartus Convert Programming File Tools/Programming File Generator und Quartus Programmer Version 21.3 Pro Edition und 20.1 Standard Edition unterstützt werden. Altera getestet und unterstützt: Diese Geräte werden mit FPGA Tools Regressionstests unterzogen und ihre Verwendung wird vom technischen Support Altera FPGA umfassend unterstützt. Bekannt für ihre Funktion: Diese Geräte werden von Quartus Convert Programming File Tools oder Programming File Generator Tools und Quartus Programmer Version 21.3 Pro Edition oder 20.1 Standard Edition oder neueren Versionen unterstützt. Für Geräte, die nicht explizit in der Liste Konfigurationsgeräte in den Programmdateigenerator-Tools aufgeführt sind, können Sie ein benutzerdefiniertes Gerät mithilfe der verfügbaren Menüoptionen definieren.

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Designbeispiele und Referenzdesigns

Design-Store

Agilex™ 7 Geräte

Stratix® 10 Geräte

Arria® 10 Geräte

Cyclone® 10 GX-Geräte

Cyclone® 10 LP-Geräte

Tabelle 5 - Schulungskurse und Videos

FPGA technische Schulungskatalog

Videotitel	Beschreibung
Einführung in die Konfiguration von FPGAs	Lernen Sie die Konfigurationsschemata, Lösungen, Funktionen und Tools kennen, die für die Konfiguration von FPGAs und die Programmierung von Konfigurationsgeräten verfügbar sind.
Konfigurationsschemata für FPGAs	Erfahren Sie mehr über die Unterschiede zwischen allen Konfigurationsschemata, die zur Konfiguration von FPGAs verwendet werden können.
Konfiguration für Stratix® 10 Geräte	Erfahren Sie mehr über die einzigartigen Konfigurationsfunktionen der Stratix® 10-Geräte.
Remote-System-Upgrade in MAX® 10 Geräten	Erfahren Sie, wie Sie eine RSU in einem MAX® 10-Gerät einrichten und ausführen.
Erstellen eines Bootloaders der zweiten Stufe für FPGA-SoCs	Lernen Sie den Ablauf und die verfügbaren Tools kennen, um die Boot-Software der zweiten Stufe schnell anzupassen und zu generieren.
Sicherer Start mit Arria® 10 SoC FPGAs	Erfahren Sie, wie Sie Arria® 10 SoC-FPGAs mit einem verschlüsselten und/oder signierten Boot-Image der zweiten Stufe generieren und programmieren.
Entschärfung von Einzelereignis-Upsets in Arria® 10 und Cyclone® 10 GX-Geräten	Lernen Sie die Funktionen der Arria® 10 und Cyclone® 10 GX-Gerätefamilien kennen, die bei der Entwicklung Ihrer eigenen SEU-Minderungslösung verwendet werden können.
SEU-Mitigation in FPGA-Geräten: Hierarchische Kennzeichnung	Erfahren Sie, wie Sie Ihre Sensitivitätsverarbeitungslösung verbessern können, indem Sie die SEU-Minderungstechnik (Single Event Upset) mit einer Funktion namens Hierarchie-Tagging ergänzen.
SEU-Mitigation in FPGA-Geräten: Fehlerinjektion	Erfahren Sie mehr über den IP-Core für die Fehlerinjektion und die Fehlerinjektions-Debugger-Software, um die Failure in Time (FIT) Rate zu reduzieren.
Verwendung der generischen seriellen Flash-Schnittstelle	Erfahren Sie, wie Sie das Generic Serial Flash Interface FPGA IP Core verwenden, um ein Flash-Gerät vom Typ Serial Peripheral Interface (SPI) zu programmieren.
SoC Hardware Overview: Flash-Controller und Schnittstellenprotokolle	Erfahren Sie mehr über das Hard Processor Subsystem (HPS) der Cyclone® V, Arria® V und Arria® 10 SoCs. Die Online-Schulung beinhaltet Informationen zu den nichtflüchtigen Speichercontrollern und den verschiedenen Schnittstellenprotokollen.
Partielle Neukonfiguration für FPGA Geräte: Einführung und Projektaufgaben	Schulung zur partiellen Neukonfiguration Teil 1 von 4. Dieser Teil der Schulung führt Sie in die PR-Funktion und den allgemeinen Designablauf für ein PR-Design ein. Außerdem erfahren Sie mehr über die Zuweisung von Designpartitionen und Logiksperrbereichen, die erforderlichen Aufgaben für die Implementierung eines PR-Designs und Empfehlungen für die Grundplanung eines Designs für PR.
Partielle Neukonfiguration für FPGA Geräte: Designrichtlinien und Hostanforderungen	Schulung zur partiellen Neukonfiguration Teil 2 von 4. In diesem Teil der Schulung werden die Richtlinien für die Erstellung eines PR-Designs erläutert, einschließlich der Erstellung einer Port-Obermenge und einer Freeze-Logik. Außerdem werden die Anforderungen an einen PR-Host, die Logik, die dem statischen Bereich des Designs hinzugefügt wird, oder ein externes Gerät zur Steuerung von PR-Vorgängen erörtert.
Partielle Neukonfiguration für FPGA Geräte: PR Host IP und Implementierungen	Partielle Neukonfiguration Schulung Teil 3 von 4. In diesem Teil der Schulung werden alle in der Quartus Prime-Software enthaltenen PR-IP erläutert, einschließlich der PR-Controller-IP, der Region-Controller-IP und der Freeze Bridge-IP. Sie werden auch sehen, wie Sie diese IP verwenden, um entweder ein internes oder externes Host-Design zu implementieren.
Partielle Neukonfiguration für FPGA Geräte: Ausgabedateien und Demonstration	Schulung zur partiellen Neukonfiguration Teil 4 von 4. In diesem letzten Teil der Schulung wird der gesamte Designablauf für ein PR-Projekt erläutert. Es betrachtet auch die Dateien, die aus dem Flow ausgegeben werden. Ebenfalls enthalten ist eine Demonstration eines vollständigen und funktionalen PR-Designs mit dem Arria® 10 GX Entwicklungskit.

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Tabelle 6 - Weitere Videos

FPGA Kurzvideos

Videotitel	Beschreibung
Implementierung eines partiellen Rekonfigurationsdesigns in Qsys for FPGAs	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Partial Reconfiguration Design in Qsys for FPGAs implementieren.
Remote-System-Upgrade und -Aktualisierung der EPCQ-Daten über die Systemkonsole auf Cyclone 10 LP FPGA	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie die Remote-System-Upgrade-Funktion auf Cyclone® 10 LP ausführen FPGA
Arria® 10 Konfiguration über Protokoll (CvP)	Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Ihr Arria® 10-Gerät mithilfe des PCIe-Protokolls konfigurieren.
So passen Sie die JAM-Datei für mehrere JTAG-Geräte in einer einzigen JTAG-Kette an Teil1	Sehen Sie sich dieses Video an, um mehr über die Anpassung von JAM-Dateien für ein Board mit JTAG-Ketten für mehrere Geräte zu erfahren.
Anpassen der JAM-Datei für mehrere JTAG-Geräte in einer einzigen JTAG-Kette Teil 2	Sehen Sie sich dieses Video an, um mehr über die Anpassung von JAM-Dateien für ein Board mit JTAG-Ketten für mehrere Geräte zu erfahren.
So führen Sie eine aktive serielle (AS) Konfiguration über die JTAG-Schnittstelle mit dem Serial Flash Loader IP Core durch	Sehen Sie sich dieses Video an, um mehr über andere Konfigurationsschemata als die übliche JTAG-Konfiguration zu erfahren. Darüber hinaus behandelt dieses Video den IP-Kern des seriellen Flash-Laders (SFL).

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Weitere Informationen finden Sie in den folgenden Ressourcen: Dokumentation, Schulungskurse, Videos, Designbeispiele und Wissensdatenbank.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.

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1. Gerätespezifische Konfigurationsdetails

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2. Konfigurationsschemata und IP

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Schnelle passive Parallelschaltung

Aktiv seriell

Passiv seriell

JTAG (Begriffsklärung

3. Erweiterte Konfigurationsfunktionen

Gerätesicherheit

Partielle Neukonfiguration

Remote-System-Upgrade

Single-Event-Upset (SEU) Abschwächung

Konfiguration über Protokoll (CvP)

Flash-Zugangs-IP

Chip-ID IP

4. Quartus® Prime Software-Design-Flow

Tabelle 2: Gerätekonfigurationseinstellungen und Generierung von Programmierdateien

Wo finde ich Informationen zu Gerätekonfigurationseinstellungen und zur Generierung von Konfigurations- und Programmierdateien?

5. Board-Design

Wo finde ich Informationen zu den Designrichtlinien für die Gerätekonfiguration?

Wo finde ich Informationen zu den Verbindungsrichtlinien für die Konfigurations-Pin?

Wo finde ich Informationen zu den Konfigurationsspezifikationen?

6. Debuggen

Fehlerbehebung bei der FPGA Konfiguration

Wissensdatenbank-Lösung

Konfigurationsgeräte

Tabelle 3 - FPGA Konfigurationsgeräte

Tabelle 4: Unterstützte Konfigurationsgeräte von Drittanbietern

Designbeispiele und Referenzdesigns

Tabelle 5 - Schulungskurse und Videos

Tabelle 6 - Weitere Videos