Gerätekonfiguration - Support Center
Willkommen im Device Configuration Support Center!
Hier finden Sie Informationen zum Auswählen, Entwerfen und Implementieren von Konfigurationsschemata und -funktionen. Es gibt auch Richtlinien, wie Sie Ihr System hochfahren und die Konfigurationslinks debuggen können. Diese Seite ist in Kategorien unterteilt, die von Anfang bis Ende an einem Entwurfsablauf des Konfigurationssystems ausgerichtet sind.
Genießen Sie Ihre Reise!
Auf den folgenden Seiten finden Sie Support-Ressourcen für Intel® Agilex™® Intel® Stratix® 10®, Intel® Arria® 10 und Intel® Cyclone® 10 Geräte. Für andere Geräte suchen Sie über die folgenden Links: Dokumentation, Schulungskurse, Intel® FPGA Quick Videos, Intel® FPGA Design Examplesund FPGA Knowledge Base.
1. Gerätespezifische Konfigurationsdetails
Tabelle 1: Übersicht über Konfigurationsschemas und Features
| für Gerätefamilienkonfigurationsschemas | |||||||||
|---|---|---|---|---|---|---|---|---|---|
Schema |
Datenbreite |
Max. Taktrate |
Max. Datenrate |
Design-Sicherheit |
Partielle Rekonfiguration (2) |
Remote-Systemaktualisierung |
Einzelereignis-Verstimmungen |
Konfiguration über Protokoll |
|
Intel Agilex |
Avalon® Streaming |
32 Bit |
125 MHz |
4000 Mbit/s |
√ |
√ |
Paralleler Flash Loader II IP-Core |
√ |
N/A |
16 Bit |
125 MHz |
2000 Mbit/s |
√ |
√ |
|||||
8 Bit |
125 MHz |
1000 Mbit/s |
√ |
√ |
|||||
Aktiv Seriell (AS) |
4 Bit |
166(1) MHz |
664 Mbit/s |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 Bit |
30 MHz |
30 Mbit/s |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Stratix® 10 |
Avalon®-ST |
32 Bit |
125 MHz |
4000 Mbit/s |
√ |
√ |
Paralleler Flash Loader II IP-Core |
√ |
N/A |
16 Bit |
125 MHz |
2000 Mbit/s |
√ |
√ |
|||||
8 Bit |
125 MHz |
1000 Mbit/s |
√ |
√ |
|||||
Aktiv Seriell (AS) |
4 Bit |
125(1) MHz |
500 Mbit/s |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 Bit |
30 MHz |
30 Mbit/s |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Arria® 10 |
Konfiguration über HPS |
32 Bit |
100 MHz |
3200 Mbit/s |
√ |
√ |
über HPS |
√ |
N/A |
16 Bit |
100 MHz |
1600 Mbit/s |
√ |
||||||
Schnelle passive Parallele (FPP) |
32 Bit |
100 MHz |
3200 Mbit/s |
√ |
√ |
Paralleler Flash Loader IP-Core |
√ |
N/A |
|
16 Bit |
100 MHz |
1600 Mbit/s |
√ |
||||||
8 Bit |
100 MHz |
800 Mbit/s |
√ |
||||||
Aktiv Seriell (AS) |
4 Bit |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 Bit |
100 MHz |
100 Mbit/s |
√ |
||||||
Passiv seriell (PS) |
1 Bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Paralleler Flash Loader IP-Core |
√ |
N/A |
|
JTAG |
1 Bit |
33 MHz |
33 Mbit/s |
|
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 GX |
Schnelle passive Parallele (FPP) |
32 Bit |
100 MHz |
3200 Mbit/s |
√ |
√ |
Paralleler Flash Loader IP-Core |
√ |
N/A |
16 Bit |
100 MHz |
1600 Mbit/s |
√ |
||||||
8 Bit |
100 MHz |
800 Mbit/s |
√ |
||||||
Aktiv Seriell (AS) |
4 Bit |
100 MHz |
400 Mbit/s |
√ |
√(3) |
√ |
√ |
√ |
|
1 Bit |
100 MHz |
100 Mbit/s |
√ |
||||||
Passiv seriell (PS) |
1 Bit |
100 MHz |
100 Mbit/s |
√ |
√(3) |
Paralleler Flash Loader IP-Core |
√ |
N/A |
|
JTAG |
1 Bit |
33 MHz |
33 Mbit/s |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 LP |
Schnelle passive Parallele (FPP) |
8 Bit |
66(4)/100(6) MHz |
528(4)/800(6) Mbit/s |
N/A |
N/A |
Paralleler Flash Loader IP-Core |
√ |
N/A |
Passiv seriell (PS) |
1 Bit |
66(4)/133(5) MHz |
66(4)/133(5) Mbit/s |
N/A |
N/A |
Paralleler Flash Loader IP-Core |
√ |
N/A |
|
Aktiv Seriell (AS) |
1 Bit |
40 MHz |
40 Mbit/s |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 Bit |
25 MHz |
25 Mbit/s |
N/A |
N/A |
N/A |
√ |
N/A |
|
- Die maximale Taktrate bei Verwendung von OSC_CLK_1 als Konfigurationstaktquelle. Die maximale Taktrate reduziert sich, wenn Sie den internen Oszillator als Konfigurationstaktquelle verwenden, während des SmartVID-Betriebs oder wenn sich das Gerät im Benutzermodus befindet.
- Sie können eine teilweise Neukonfiguration durchführen, nachdem das Gerät vollständig konfiguriert ist. Weitere Informationen finden Sie im Benutzerhandbuch für die teilweise Neukonfiguration.
- Die Teilkonfiguration kann nur durchgeführt werden, wenn sie als interner Host konfiguriert ist.
- Versorgungsspannung für interne Logik, VCCINT = 1,0 V.
- Versorgungsspannung für interne Logik, VCCINT = 1,2 V.
- Versorgungsspannung für interne Logik, VCCINT = 1,2 V. Cyclone 10 LP 1,2 V Kernspannungsgeräte unterstützen nur 133 MHz DCLK fMAX für 10CL006, 10CL010, 10CL016, 10CL025 und 10CL040.
2. Konfigurationsschemata und IP
Konfigurations-Benutzerhandbücher
Intel Agilex Geräte
Intel Stratix 10 Geräte
Konfiguration über HPS
Konfigurieren des FPGA-Teils des SoC-Geräts mithilfe des Hard Processor System (HPS)
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 SoC FPGA Boot Benutzerhandbuch
- Technisches Referenzhandbuch für das Intel Stratix 10 Hardprozessor-System
Intel Arria 10 Geräte
Schnelle passive Parallele
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
Aktiv Seriell
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
AN 370: Verwenden des Intel FPGA Serial Flash Loader IP Core mit der Intel® Quartus® Prime Software
AN 418: SRunner: Eine Embedded-Lösung für die Programmierung serieller Konfigurationsgeräte
Passiv Seriell
Intel Arria 10 GX Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
JTAG
Intel Agilex Geräte
- Intel Agilex Konfigurations-Benutzerhandbuch
- AN 936: Ausführen von SDM-Befehlen über JTAG-Schnittstelle
Intel Stratix 10 Geräte
- Intel Stratix 10 Konfiguration Benutzerhandbuch
- AN 936: Ausführen von SDM-Befehlen über JTAG-Schnittstelle
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
3. Erweiterte Konfigurationsfunktionen
Gerätesicherheit
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Zusätzliche Ressourcen:
AN 556: Verwenden der Design-Sicherheitsfunktionen in Intel FPGAs
Partielle Rekonfiguration
Support-Seite für die teilweise Neukonfiguration
Intel Agilex Geräte
Intel Stratix 10 Geräte
- IP-Benutzerhandbuch für Teilneukonfigurationslösungen
- AN 825: Teilweise Neukonfiguration eines Designs auf Intel Stratix 10 GX FPGA Development Board
- AN 826: Hierarchical Partial Reconfiguration Tutorial für Stratix 10 GX FPGA Development Board
- AN 818: Tutorial zur teilweisen Neukonfiguration statischer Updates für Stratix 10 GX FPGA Development Board
- AN 819: Partielle Neukonfiguration über PCI Express* Referenzdesign für Intel Stratix 10 Geräte
- AN 820: Hierarchische Teilrekonfiguration über PCI Express Referenzdesign für Intel Stratix 10 Geräte
Intel® Arria® 10 Geräte
- IP-Benutzerhandbuch für Teilneukonfigurationslösungen
- Arria® 10 CvP Initialisierung und teilweise Neukonfiguration über Protokoll Benutzerhandbuch
- AN 817: Tutorial zur teilweisen Neukonfiguration des statischen Updates für arria 10 GX FPGA Development Board
- AN 798: Teilrekonfiguration mit der Arria 10 HPS
- AN 797: Teilweise Neukonfiguration eines Designs auf Intel Arria 10 GX FPGA Development Board
- AN 784: Partielle Neukonfiguration über PCI Express Referenzdesign für Intel Arria 10 Geräte
- AN 805: Hierarchische Teilrekonfiguration eines Designs auf Intel Arria 10 SoC Development Board
- AN 806: Hierarchical Partial Reconfiguration Tutorial für Intel Arria 10 GX FPGA Development Board
- AN 813: Hierarchische Teilrekonfiguration über PCI Express Referenzdesign für Arria 10 Geräte
Intel® Cyclone®10 GX-Geräte
Zusätzliche Ressourcen:
- Intel Quartus Prime Pro Edition Benutzerhandbuch: Teilweise Neukonfiguration
- Intel Quartus Prime Standard Edition Benutzerhandbuch: Teilweise Neukonfiguration
- Intel Quartus Prime Standard Edition Benutzerhandbuch: Teilweise Neukonfiguration Intel FPGA IP
- IP Core-Benutzerhandbuch für die teilweise Neukonfiguration.pdf
Remote-System-Upgrade
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 Konfiguration Benutzerhandbuch
- Beispiel für ein Tcl-Skript, das für das Beispiel zum Ausführen einer Remote-Systemaktualisierung verwendet wird, das im Abschnitt Remote-System-Upgrade dokumentiert ist
- Intel Stratix 10 SoC Remote System Update (RSU) Benutzerhandbuch
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
SEU-Minderung (Single Event Upset)
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
- Intel Arria 10 Core Fabric und Universal I/Os Handbuch
- AN 737: SEU-Erkennung und -Wiederherstellung in Intel Arria 10-Geräten
- Minderung einzelner Ereignisverstimmungen in Arria 10-Geräten (Video)
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Zusätzliche Ressourcen:
Konfiguration über Protokoll (CvP)
Konfiguration über Protokoll-Support-Seite
Intel Agilex Geräte
Intel Stratix 10 Geräte
- Intel Stratix 10 Configuration via Protocol (CvP) Implementierungs-Benutzerhandbuch
- Softwaretreibercode
Intel Arria 10 Geräte
- Arria 10 CvP Initialisierung und teilweise Neukonfiguration über PCI Express* Benutzerhandbuch
- Softwaretreibercode
Intel Cyclone 10 GX Geräte
Flash-Zugriffs-IP
Intel Agilex Geräte
- Mailbox Client Intel FPGA IP Benutzerhandbuch
- Mailbox Avalon ST Client Intel FPGA IP Benutzerhandbuch
- AN 932: Flash Access Migration Guidelines from Control Block-Based Devices to SDM-Based Devices
Intel Stratix 10 Geräte
- Mailbox Client Intel FPGA IP Benutzerhandbuch
- Serial Flash Mailbox Client Intel FPGA IP Benutzerhandbuch
- AN 932: Flash Access Migration Guidelines from Control Block-Based Devices to SDM-Based Devices
Intel Arria 10 Geräte
- Generische serielle Flash-Schnittstelle Intel FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel Intel FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Benutzerhandbuch
- AN 720: Simulation des ASMI-Blocks in Ihrem Design
Intel Cyclone 10 GX Geräte
- Generische serielle Flash-Schnittstelle Intel FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel I Intel® FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Benutzerhandbuch
- AN 720: Simulation des ASMI-Blocks (Active Serial Memory Interface) in Ihrem Design
Intel Cyclone 10 LP Geräte
- Generische serielle Flash-Schnittstelle Intel FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel Intel FPGA IP Core Benutzerhandbuch
- Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core Benutzerhandbuch
- AN 720: Simulation des ASMI-Blocks (Active Serial Memory Interface) in Ihrem Design
Chip-ID-IP
Intel Agilex Geräte
- Mailbox Client Intel FPGA IP Benutzerhandbuch
- Mailbox Avalon ST Client Intel FPGA IP Benutzerhandbuch
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
4. Intel® Quartus® Prime Software Design Flow
Tabelle 2: Gerätekonfigurationseinstellung und Generierungsfluss für Programmierdateien
1. Allgemeine Einstellung |
|
2. Konfigurationseinstellung |
|
3. Einstellung für Programmierdateien |
|
4. Andere optionale erweiterte Funktionseinstellungen |
|
5. Konfigurations- und Programmierdateien generieren |
|
Wo finde ich Informationen zu Gerätekonfigurationseinstellungen und zur Generierung von Konfigurations- und Programmierdateien?
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
5. Board-Design
Wo finde ich Informationen zu Den Designrichtlinien für die Gerätekonfiguration?
Intel Agilex Geräte
Intel Stratix 10 Geräte
Intel Arria 10 Geräte
Intel Cyclone 10 GX Geräte
Intel Cyclone 10 LP Geräte
Wo finde ich Informationen zu den Verbindungsrichtlinien für den Konfigurationspin?
Intel Agilex Geräte
- Richtlinien für die Pin-Verbindung der Intel Agilex Gerätefamilie - Sie können mit den Schlüsselwörtern "Dedicated Configuration/JTAG Pins", "Secure Device Manager (SDM) Pins" und "Optional/Dual-Purpose Configuration Pins" suchen.
Intel Stratix 10 Geräte
- Intel Stratix 10 GX, MX, TX und SX Device Family Pin Connection Guidelines - Sie können mit den Schlüsselwörtern "Dedicated Configuration/JTAG Pins", "Secure Device Manager (SDM) Pins" und "Optional/Dual-Purpose Configuration Pins" suchen.
Intel Arria 10 Geräte
- Intel Arria 10 GX, GT und SX Device Family Pin Connection Guidelines - Sie können mit den Schlüsselwörtern "Dedicated Configuration/JTAG Pins", "Optional/Dual-Purpose Configuration Pins" und "Partial Reconfiguration Pins" suchen.
Intel Cyclone 10 GX Geräte
- Richtlinien für die Pin-Verbindung der Intel Cyclone 10 GX Gerätefamilie - Sie können mit den Schlüsselwörtern "Dedicated Configuration/JTAG Pins" und "Optional/Dual-Purpose Configuration Pins" suchen.
Intel Cyclone 10 LP Geräte
- Intel Cyclone 10 LP Device Family Pin Connection Guidelines - Sie können mit den Schlüsselwörtern "Configuration/JTAG Pins" suchen
Wo finde ich Informationen zu Konfigurationsspezifikationen?
Die Konfigurationsspezifikation im Gerätedatenblatt gibt die folgenden Spezifikationen an:
- Timing-Spezifikationen für Konfigurationssteuerungspins
- Timing-/Leistungsspezifikationen für jedes der unterstützten Konfigurationsschemas
- Konfigurationsbit-Streamgrößen
- Schätzung der Konfigurationszeit für jedes der unterstützten Konfigurationsschemas
Intel Agilex Geräte
- Intel Agilex Gerätedatenblatt - Sie können mit dem Stichwort "Konfigurationsspezifikationen" und "Stromversorgungsrampenzeit" suchen.
Intel Stratix 10 Geräte
- Intel Stratix 10 Device Datenblatt - Sie können mit dem Stichwort "Konfigurationsspezifikationen" und "Stromversorgungsrampenzeit" suchen
Intel Arria 10 Geräte
- Intel Arria 10 Device Datenblatt - Sie können mit dem Stichwort "Konfigurationsspezifikationen" und "Stromversorgungsrampenzeit" suchen
- Intel Arria 10 Core Fabric und AllZweck I/Os Handbuch - Sie können mit den Schlüsselwörtern "fast POR" suchen
Intel Cyclone 10 GX Geräte
- Intel Cyclone 10 GX Device Datenblatt - Sie können mit dem Stichwort "Konfigurationsspezifikationen" und "Stromversorgungsrampenzeit" suchen.
- Intel Cyclone 10 GX Core Fabric and General Purpose I/Os Handbook - Sie können mit den Schlüsselwörtern "fast POR" suchen
Intel Cyclone 10 LP Geräte
- Intel Cyclone 10 LP Device Datenblatt - Sie können mit dem Stichwort "Configuration and JTAG Specifications" und "Power supply ramp time" suchen.
- Intel Cyclone 10 LP Core Fabric and General Purpose I/Os Handbook - Sie können mit den Schlüsselwörtern "fast POR" suchen
6. Debuggen
Problembehandlung für die FPGA-Konfiguration
Intel Agilex und Intel Stratix 10 FPGA Systemkonsole Debugging Tool mit JTAG
Intel Stratix 10 FPGA SDM Debug Toolkit hilft Ihnen beim Debuggen Ihrer Konfigurationsprobleme.
- Es ist in der Intel Quartus Prime Pro Edition Software v18.1 und höher verfügbar.
Suchen Sie ein Tool zum Debuggen von Konfigurationsfehlern / Designsicherheit / Fehlererkennung zyklische Redundanzprüfung (CRC) auf Intel® Arria® 10-Geräten?
- Um dieses Konfigurationsdiagnosetool zu erhalten, wenden Sie sich bitte an Ihren Intel® Vertriebsmitarbeiter.
Sie können diese Problembehandlung oder Fehlerstrukturanalyse verwenden, um mögliche Ursachen für Konfigurationsfehler zu identifizieren.
Wissensdatenbank-Lösung
Gehen Siezu Knowledge Base , geben Sie die Schlüsselwörter des Problems ein, mit dem Sie konfrontiert sind, um die Lösung zu finden.
Von Intel unterstützte Konfigurationsgeräte®
Von Intel unterstützte Konfigurationsgeräte von Drittanbietern
Tabelle 3 zeigt die Kriterien der Konfigurationsgeräte von Drittanbietern, die von Intel Quartus Convert Programming File Tools und Quartus Programmer Version 21.3 Pro Edition und 20.1 Standard Edition unterstützt werden.
Tabelle 3: Von Intel unterstützte Konfigurationsgeräte von Drittanbietern
Intel FPGA |
Verkäufer |
P / N |
Byte-Adressierung |
Dummy Clock Einstellungen ASx1 ASx4 |
Permanenter Quad-fähiger Blitz? |
Von Intel getestete und unterstützte Flash-Geräte |
|
|---|---|---|---|---|---|---|---|
Intel Agilex |
Mikron |
MT25QU128 |
3 Byte(1) |
N/A |
10(4) |
Nr.(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10 Stück) |
3 Byte(1) |
N/A |
6(1) |
Nr.(6) |
MX25U12835FMI-100 |
|
MX25U256(10 Stück) |
MX25U25645GMI00 |
||||||
MX25U512(10 Stück) |
MX25U51245GMI00 |
||||||
MX66U512(10 Stück) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10 Stück) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10 Stück) |
MX66U2G45GXRI00 |
||||||
ISSI |
IS25WP512M |
3 Byte(1) |
N/A |
6(1) |
Nr.(6) |
IS25WP512M-RHLE |
|
Intel Stratix 10 |
Mikron |
MT25QU128 |
3 Byte(1) |
N/A |
10(4) |
Nr.(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10 Stück) |
3 Byte(1) |
N/A |
6(1) |
Nr.(6) |
MX25U12835FMI-100 |
|
MX25U256(10 Stück) |
MX25U25645GMI00 |
||||||
MX25U512(10 Stück) |
MX25U51245GMI00 |
||||||
MX66U512(10 Stück) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10 Stück) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10 Stück) |
MX66U2G45GXRI00 |
||||||
Intel Arria 10, Intel Cyclone 10 GX |
Mikron |
MT25QU256 |
4 Byte(4) |
10(4) |
10(4) |
Nr.(6) |
MT25QU256ABA8E12-1SIT |
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U256(3 Stück) |
4 Byte(5) |
10(5) |
10(5) |
Ja(6) |
MX25U25645GXDI54 |
|
MX25U512(3 Stück) |
MX25U51245GXDI54 |
||||||
MX66U1G(3 Stück) |
MX66U1G45GXDI54 |
||||||
MX66U2G(3 Stück) |
MX66U2G45GXRI54 |
||||||
Zyklon V, Arria V, Stratix V |
Mikron |
MT25QL128 |
3 Byte(1) |
12(4) |
12(4) |
Nr.(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
4 Byte(4) |
4(4) |
10(4) |
Nr.(6) |
MT25QL256ABA8ESF-0SIT |
||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3 Byte(1)(2) |
8(1) |
6(1) |
Nr.(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Zypresse |
S25FL128 |
3 Byte(1)(2) |
8(1) |
7(1) |
Nr.(6) |
S25FL128AGMFI000 |
|
S25FL256 |
S25FL256AGMFI000 |
||||||
S25FL512 |
S25FL512AGMFI0I0 |
||||||
Zyklon 10 LP |
Mikron |
MT25QL128 |
3 Byte(1)(2) |
8(1) |
N/A |
Nr.(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
MT25QL256ABA8ESF-0SIT |
||||||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3 Byte(1)(2) |
8(1) |
N/A |
Nr.(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Zypresse |
S25FL128 |
3 Byte(1)(2) |
8(1) |
N/A |
Nr.(6) |
S25FL128AGMFI000 |
|
S25FL256 |
S25FL256AGMFI000 |
||||||
S25FL512 |
S25FL512AGMFI0I0 |
||||||
- Mit der Standardeinstellung der Konfigurationsgeräte.
- Beim Remote-System-Upgrade muss die Startadresse der Images innerhalb der ersten 128 MB festgelegt werden.
- Intel Arria 10 und Intel Cyclone 10 GX-Geräte unterstützen nur Macronix-Konfigurationsgeräte mit der Teilenummer MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54.
- Intel Quartus Programmer stellt das nichtflüchtige Konfigurationsregister während des Programmiervorgangs ein. Der Benutzer muss das Register manuell festlegen, wenn er einen Programmierer eines Drittanbieters verwendet.
- Die Konfigurationsgeräte sind permanent auf diesen Wert, Der Benutzer hat nicht die Möglichkeit, diese Einstellung zu ändern.
- Intel Quartus Programmer gibt Befehl aus, um den Quad-Modus zu aktivieren
- Diese Konfigurationsgeräte werden von älteren ASMI Parallel I Intel FPGA IP Core und ASMI Parallel II Intel FPGA IP Core nicht unterstützt. Für das neue Design siehe Generic Serial Flash Interface Intel FPGA IP Core.
- AS x 1 - Aktive serielle Konfigurationsunterstützung 1 Bit Datenbreite
- AS x 4 - Aktives serielles Konfigurationsschema unterstützt 4-Bit-Datenbreite
- Intel Stratix 10- und Intel Agilex-Geräte unterstützen keine Macronix-Konfigurationsgeräte mit der Teilenummer MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 und MX66U2G45GXRI54.
Designbeispiele und Referenzdesigns
Designbeispiele und Referenzdesigns
Intel Agilex Geräte
- Agilex Mailbox Client Intel FPGA IP Core Design Beispiel (QSPI Flash Access und Remote System Update)
- Chip-ID-Lesen mit AVST-Mailbox-IP in Agilex
- Intel Agilex P-Tile CvP Beispielentwurf für den Initialisierungsmodus
Intel Stratix 10 Geräte
- Stratix 10 Mailbox Client Intel FPGA IP Core Design Beispiel (QSPI Flash Access und Remote System Update)
- Designbeispiel für die Intel Stratix 10 CvP-Initialisierung
- Intel Stratix 10 H-Tile CvP-Designbeispiel
- Intel Stratix 10 H-Kachel CvP Beispieldesign für den Initialisierungsmodus
- Intel Stratix 10 H-Kachel CvP Beispieldesign für den Update-Modus
- Stratix 10 Serial Flash Mailbox Client Intel FPGA IP Core DesignBeispiel
Intel Arria 10 Geräte
- CvP-Beispieldesigns für Arria 10 GX FPGA Development Kit (FPGA Wiki)
- Intel Arria 10 Remote System Update (RSU) mit Avalon-MM Schnittstelle (FPGA Wiki)
- Board-Update-Portal mit EPCQ-Flash-Speicher-Referenzdesign
- Intel Arria 10 Konfiguration über PCIe Init Referenzdesign
- Remote-Systemaktualisierung
- Anpassbarer Flash-Programmierer für Arria 10
Intel Cyclone 10 GX Geräte
- Designbeispiel für die Initialisierung von Intel Cyclone 10 GX CVP
- Cyclone 10 GX Remote System-Update
Intel Cyclone 10 LP Geräte
Schulungen und Videos
Ausbildungslehrgänge
Titel |
Art |
Beschreibung |
|---|---|---|
Online |
Lernen Sie die Konfigurationsschemata, Lösungen, Funktionen und Tools kennen, die für die Konfiguration von Intel FPGAs und die Programmierung von Konfigurationsgeräten verfügbar sind. |
|
Online |
Erfahren Sie mehr über den Unterschied zwischen allen Konfigurationsschemata, die zur Konfiguration von Intel FPGAs verwendet werden können. |
|
Online |
Erfahren Sie mehr über die Intel FPGAs-Konfigurationsgeräte, serielle und parallele Flash-Loader und die Embedded-Konfigurationslösungen |
|
Online |
Lernen Sie die einzigartigen Konfigurationsfunktionen der Intel Stratix 10-Geräte kennen |
|
Online |
Erfahren Sie, wie Sie eine RSU in einem Intel MAX 10-Gerät einrichten und ausführen |
|
Erstellen eines Bootloaders der zweiten Stufe für Intel FPGA-SoCs |
Online |
Lernen Sie den Ablauf und die verfügbaren Tools kennen, um die Boot-Software der zweiten Stufe schnell anzupassen und zu generieren |
Online |
Erfahren Sie, wie Sie Intel® Arria® 10 SoC-FPGAs mit verschlüsseltem und/oder signiertem Boot-Image der zweiten Stufe generieren und programmieren |
|
Minderung einzelner Ereignisstörungen in Intel Arria 10 und Intel Cyclone 10 GX Geräten |
Online |
Lernen Sie die Funktionen der Intel® Arria® 10 und Intel Cyclone 10 GX Gerätefamilien kennen, die bei der Entwicklung Ihrer eigenen SEU-Minderungslösung verwendet werden können |
Online |
Erfahren Sie, wie Sie Ihre Lösung für die Empfindlichkeitsverarbeitung verbessern können, indem Sie die SEU-Minderungstechnik (Single Event Upset) mit einem Feature namens Hierarchie-Tagging ergänzen. |
|
Online |
Erfahren Sie mehr über Fault Injection IP Core und Fault Injection Debugger Software zur Reduzierung der Failure in Time (FIT) Rate |
|
Online |
Erfahren Sie, wie Sie mit der generischen seriellen Flash-Schnittstelle Intel FPGA IP Core jedes Flash-Gerät vom Typ "Serielle Peripherieschnittstelle" (SPI) programmieren |
|
SoC-Hardwareübersicht: Flash-Controller und Schnittstellenprotokolle |
Online |
Erfahren Sie mehr über das Hard Processor Subsystem (HPS) der Cyclone V, Arria V und Arria 10 SoCs. Das Online-Training beinhaltet Informationen zu den nichtflüchtigen Speichercontrollern und den verschiedenen Schnittstellenprotokollen. |
Teilweise Neukonfiguration für Intel FPGA-Geräte: Einführung und Projektaufgaben |
Online |
Teilrekonfiguration Training Teil 1 von 4. Dieser Teil des Trainings führt Sie in die PR-Funktion und den allgemeinen Designablauf für ein PR-Design ein. Sie erfahren auch mehr über Design-Partitions- und Logic Lock-Bereichszuweisungen, erforderliche Zuweisungen für die Implementierung eines PR-Designs und Empfehlungen zum Grundriss eines Designs für PR. |
Teilweise Neukonfiguration für Intel FPGA-Geräte: Designrichtlinien und Hostanforderungen |
Online |
Teilrekonfiguration Training Teil 2 von 4. In diesem Teil der Schulung werden die Richtlinien für die Erstellung eines PR-Designs erläutert, einschließlich der Erstellung einer Portüberlagerungs- und Freeze-Logik. Es werden auch die Anforderungen an einen PR-Host, die Logik, die dem statischen Bereich des Designs hinzugefügt wurde, oder ein externes Gerät zur Steuerung von PR-Operationen erläutert. |
Teilweise Neukonfiguration für Intel FPGA-Geräte: PR-Host-IP und Implementierungen |
Online |
Teilrekonfiguration Training Teil 3 von 4. In diesem Teil der Schulung werden alle PR-IP-Adressen der Intel Quartus Prime-Software behandelt, einschließlich der PR-Controller-IP, der Regions-Controller-IP und der Freeze-Bridge-IP. Sie erfahren auch, wie Sie diese IP verwenden, um entweder ein internes oder externes Hostdesign zu implementieren. |
Teilweise Neukonfiguration für Intel FPGA-Geräte: Ausgabedateien und Demonstration |
Online |
Teilrekonfiguration Training Teil 4 von 4. In diesem letzten Teil des Trainings wird der gesamte Designablauf für ein PR-Projekt besprochen. Es betrachtet auch die Dateien, die aus dem Fluss ausgegeben werden. Ebenfalls enthalten ist eine Demonstration eines kompletten und funktionalen PR-Designs mit dem Intel Arria 10 GX Entwicklungskit. |
Titel |
Beschreibung |
|---|---|
Implementierung eines partiellen Rekonfigurationsdesigns in Qsys für Intel FPGAs |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie partial reconfiguration Design in Qsys für Intel FPGAs implementieren. |
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie die Remote-System-Upgrade-Funktion auf Intel Cyclone 10 LP FPGA durchführen |
|
Sehen Sie sich dieses Video an, um zu erfahren, wie Sie Ihr Intel Arria 10 Gerät mit dem PCIe-Protokoll konfigurieren. |
|
Anpassen der JAM-Datei für mehrere JTAG-Geräte in einer einzigen JTAG-Kette Teil1 |
Sehen Sie sich dieses Video an, um mehr über das Anpassen von JAM-Dateien für ein Board mit JTAG-Ketten für mehrere Geräte zu erfahren. |
So passen Sie die JAM-Datei für mehrere JTAG-Geräte in einer einzigen JTAG-Kette an Teil2 |
Sehen Sie sich dieses Video an, um mehr über das Anpassen von JAM-Dateien für ein Board mit JTAG-Ketten für mehrere Geräte zu erfahren. |
Sehen Sie sich dieses Video an, um mehr über andere Konfigurationsschemata als die übliche JTAG-Konfiguration zu erfahren. Darüber hinaus behandelt dieses Video den IP-Core des seriellen Flashloaders (SFL). |
Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.