Intel® Arria® für 10-FPGA-Entwickler-Center

Das FPGA Developer Center ist in Branchenstandardphasen aufgeteilt, wodurch Sie verschiedene Ressourcen erhalten, um Ihr Intel® FPGA-Design zu vervollständigen. Jeder Designschritt ist in den erweiterbaren Unterabschnitten mit Links detailliert, mit denen Sie die verschiedenen Geräte der Generation 10 auswählen und zwischen ihnen wechseln können.

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Intel® Arria® 10-Kern-Fabric und Handbuch für Allzweck-I/Os

Datenblatt für Intel Arria 10 Geräte

Intel Arria 10 Geräteübersicht

Intel Arria 10 GX/GT Geräte-Errata und Designempfehlungen

Benutzerhandbuch für Intel Arria-10-Transceiver-PHY

Erwägungen zur Energiesequenzierung bei Intel® Cyclone® 10 GX, Intel Arria 10 und Intel® Stratix® 10 Geräten

Benutzerhandbuch für Intel FPGA I/O-Phase-Locked-Loop (Intel FPGA IOPLL) IP-Core

Benutzerhandbuch für Intel FPGA Chip-ID-IP-Cores

INTEL ARRIA 10 IP-Benutzerhandbuch für externe Speicherschnittstellen

Intel Arria 10 Externe Speicherschnittstellen – IP-Designbeispiel Benutzerhandbuch

Versionshinweise Intel Arria 10 für die EXTERNE Speicherschnittstelle (IP-Core)

Gerätespezifisches Power Delivery Network (PDN) Tool 2.0 Benutzerhandbuch

Benutzerhandbuch für Intel FPGA-Spannungssensor-IP-Core

Early Power Estimator für Intel Arria 10 FPGAs Benutzerhandbuch

Benutzerhandbuch für Intel FPGA Temperatursensor-IP-Core

Intel Arria 10-GX-, GT- und SX-Gerätefamilien-Pin-Verbindungsrichtlinien

Benutzerhandbuch für Intel FPGA Parallel-Flash-Loader-IP-Core

Benutzerhandbuch für Intel FPGA ASMI Parallel II IP-Kern

Benutzerhandbuch für Intel FPGA ASMI Parallel IP Core

Benutzerhandbuch für Intel FPGA Remote-Update IP Core

PHYLite Design-Implementierungsrichtlinien

AN 556: Verwendung der Designsicherheitsfunktionen in Intel FPGAs

AN 496: Verwendung des internen Ip-Cores

AN 522: Implementierung der Bus-LVDS-Schnittstelle in unterstützten Intel FPGA Gerätereihen

AN 756: GPIO Intel FPGA auf Intel FPGA

AN 711: Funktionen zur Leistungsreduzierung in Intel Arria 10 Geräte

AN 728: I/O-PLL-Neukonfiguration und dynamische Phasenverlagerung für Intel Arria 10 Geräte

AN 737: SEU-Erkennung und -Wiederherstellung in Intel Arria 10 Geräte

AN 738: Intel Arria 10 Gerätedesign-Richtlinien

AN 742: PMBus SmartVID Controller Referenzdesigns

AN 370: Einsatz des Intel FPGA Serial Flash Loader mit der Intel® Quartus® Prime Software

Designbeispiele
Externe Speicherschnittstelle Version

Intel Arria 10 DDR3 x40 mit EMIF-Debugging-Toolkit

15.0

Schulungen und Videos

Externe Speicherschnittstelle

Leitfaden für die neue EMIF-Spezifikations-Abschätzung (External Memory Interface)

Tutorial zur Geräteauswahl an der externen Speicherschnittstelle

Wir stellen vor: BlueSupport Platform Designer für externe Speicherschnittstellendesigns, Teil 1 von 2

Wir stellen vor: BlueSupport Platform Designer für externe Speicherschnittstellendesigns, Teil 2 von 2

DDR4 Ping-Pong-PHY

Generieren Intel Arria 10 EMIF-Beispieldesigns

Erstellen mehrerer Intel Arria 10 Speicherdesigns mit Qsys

Simulation einer Intel Arria 10 externe Speicherschnittstelle

Intel Arria 10 FPGA und SoC EMIF

Implementierung eines Deskew-Pakets im Design der externen Speicherschnittstelle in Intel Stratix 10 und Intel Arria 10

Board-Timing für Intel Arria 10 EMIF IP

Implementierung von Überbeschränkung in Intel Arria 10 externe Speicherschnittstelle

Automatisierte Überprüfung der Layoutrichtlinien für externe Speicherschnittstellen-Mainboards Intel FPGA

Intel Arria 10 External Memory Interface Toolkit

Intel Arria 10 EMIF-Beispiel-Datenverkehrsgenerator

Verwendung des Soft-Nios®-Prozessors zum Debuggen Intel Arria 10 externer Speicherschnittstellen

Intel Arria 10 2D-Eye-Diagramm der externen Speicherschnittstelle lesen und schreiben

Treiber für externe Speicherschnittstelle, Randbereich Teil 1

Treiber für externe Speicherschnittstelle, Randbereich, Teil 2

So erstellen Sie ein RLDRAM3-EMIF-Design für Arria 10-Entwicklungskit und testen Sie den Kalibrierungsstatus mithilfe des EMIF-Toolkits

Intel FPGA PHYLite Demo, Teil 1

Intel FPGA PHYLite Demo, Teil 2

Aufbau von parallelen Schnittstellen mit Intel FPGA PHYLite IP

Durchführung der Gruppen-Pin-Platzierung für PHYLite IP

Generieren von PHYLite Beispiel-Designsimulation in ModelSim* in 16.1 mit Intel Arria 10

Erstellen des OCT-Blocks für kalibrierten I/O-Puffer mit Beendigung der Beendigung in Intel FPGA PH/I/O-IP

Wie man die Latenz des Inte-Arria 10/Intel Stratix 10 PHYLite Input- und Output-Path-Latenz abschätzt

Konfigurieren von A10/S10-Intel FPGA PHYLite-Eingabe- und Ausgabeverzögerungsbeschränkungen

So konfigurieren Sie die dynamischen PHYLite IP-Neukonfigurations-Timing-Einstellungen

Einführung in Speicherschnittstellen IP in Intel Arria 10 & Intel Stratix 10 Geräte

Integration von Speicherschnittstellen-IP in Intel Arria 10 Geräte

Ip-Adresse der Speicherschnittstellen in Intel Arria 10 Geräte überprüfen

On-Chip-Debugging von Speicherschnittstellen-IP in Intel Arria 10 Geräten

Benutzerhandbücher / Geräteübersicht / Gerätedatenblatt / Anwendungshinweise

Benutzerhandbuch für Programmierer: Intel Quartus Prime Pro Edition

Analyse und Debugging von Designs mit der Systemkonsole

Design-Debugging mit In-System-Quellen und Prüfpunkten

Benutzerhandbuch für Debugging-Tools: Intel Quartus Prime Pro Edition

Intel Quartus Prime Standard Edition Handbuch, Teil 3 Verifizierung

Benutzerhandbuch für Intel FPGA Virtual JTAG (altera_virtual_jtag) IP-Core

Analyse und Debugging von Designs mit der Systemkonsole

FPGA-adaptives Software-Debugging und Leistungsanalyse

System Trace Macrocell packt erhebliche Vorteile für Hochleistungs-SoC-System-Debugging

Byte-Verteiler II Herunterladen des Kabel-Benutzerhandbuchs

Benutzerhandbuch für Intel FPGA USB-Download-Kabel

Benutzerhandbuch für Intel FPGA Download Cable II

Benutzerhandbuch für Ethernet-Ethernet-Kommunikationskabel

BSDL-Unterstützung

AN 827: Einheitliches Tool zur Erzeugung von Programmierdateien

AN 323: Verwenden von SignalTap II Embedded Logic Analyzers in SOPC Builder Systems, Designdateien

AN 446: Debugging Nios® II Systemen mit dem SignalTap II Logikanalysator

AN 799: Schnelles Intel Arria-10-Design-Debugging mitHilfe von Signal Probe und Rapid Recompile

AN 693: Remote-Hardware-Debugging über TCP/IP für Intel FPGA SoC

AN 541: SerialLite II Hardware-Debugging-Leitfaden

AN 543: Debugging Nios II Software mithilfe des Lauterbach Debuggers

AN 585: Simulations-Debugging mit Dreigeschwindigkeits-Ethernet-Testbench

AN 624: Debugging mit Systemkonsole über TCP/IP

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