Timing-Analyzer-Beispiel: Einschränkung generierter Taktfrequenzen

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Mit dem Befehl Synopsys® Design Constraint (SDC) create_generated_clockkönnen Sie beliebige Nummern und Tiefen generierter Takte erstellen. Dies ist in den folgenden Szenarien nützlich. Siehe Abbildungen 1 und 2.

Abbildung 1. Zeigt einen einfachen Schaltkreis, bei dem bei der Ausgabe von Register div2reg ein generierter Takt erforderlich ist.

Die unten stehenden SDC-Befehle beschränken die Taktfrequenzen im oben genannten Schaltkreis.

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the divide by 2 register clock

create_generated_clock -add -source clock \
-name div2clock \
-divide_by 2 \
-master_clock clock_name \
[get_pins div2reg|regout]

Laden Sie die Beispielleitung create_generated_clock_ex1.qar herunter.

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Abbildung 2. Zeigt einen einfachen Schaltkreis, bei dem bei der Ausgabe von Register div2reg ein generierter Takt erforderlich ist.

Die unten stehenden SDC-Befehle beschränken die Taktfrequenzen im oben genannten Schaltkreis.

#Constrain the base clock

create_clock -add -period 10.000 \
-waveform { 0.000 5.000 } \
-name clock_name \
[get_ports clock]

#Constrain the output clock clock

create_generated_clock -add -source PLL_inst|inclk[0] \
-name PLL_inst|clk[1] \
-multiply_by 2 \
-master_clock clock_name \
[get_pins PLL_inst|clk[1]]

Laden Sie die Beispielleitung create_generated_clock_pll.qar herunter.

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel Design Example Lizenzvereinbarung.

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