In einer quellensynchronen Ausgabeschnittstelle quellen die FPGA den Takt für das Zielgerät. In einer quellensynchronen Schnittstelle, die am Rand ausgerichtet ist, erfolgt der Taktwechsel gleichzeitig mit dem Datenwechsel. Abbildung 1 zeigt eine Quelle-synchrone Ausgangsschnittstelle.
Gehen Sie wie folgt vor, um eine am Netzwerkrand ausgerichtete quellesynchrone Ausgabeschnittstelle einzuschränken:
- Basis- und generierte Taktfrequenzen erstellen
- Hinzufügen von Ausgabeverzögerungsbeschränkungen
- Hinzufügen von Ausnahmen für falscher Pfad, um ungültige Pfade aus der Zeitablaufanalyse und -berichterstattung auszuschließen
Weitere Informationen zu einem dieser Schritte oder zu den unten beschriebenen Berechnungen und Beschränkungen finden Sie unter Beschränkte und Analysieren von quellensynchronen Schnittstellen (PDF).
Uhren
Am Eingangsport des FPGA ist ein Basistakt erforderlich.
Generierte Taktfrequenzen sind bei allen PLL-Ausgängen (Phase-Locked Loop) erforderlich. Eine am Netzwerkrand ausgerichtete und synchrone Ausgabe mit doppelter Datenrate richtet den Ausgabe-Takt mit dem Datentakt aus.
Am Ausgabe-Takt-Port des FPGA ist ein generierter Takt erforderlich. Der generierte Takt ist die Taktreferenz für Ausgabeverzögerungswerte für den Datenbus.
Beschränkungen für Die Ausgabeverzögerung
Sie können eine maximale Skew-Spezifikation verwenden, um Ausgabeverzögerungswerte zu berechnen. Die maximale Schiefenspezifikation weist auf die zulässige Zeitveränderung hin, die es einzelnen Bits eines Datenbus ermöglicht, den FPGA zu verlassen.
Der Wert der maximalen Verzögerung der Ausgabe ist der Taktzeitraum – der maximale Schiefwert.
Der Wert der minimalen Verzögerung der Ausgabe ist der maximale Schrägwert.
Ausnahmen von falschem Pfad
In diesem am Netzwerkrand ausgerichteten Beispiel werden Daten bei Rise-Rise- und Fall-Fall-Quellen- und Ziel-Taktübergängen übertragen. Verwenden Sie False-Path-Ausnahmen, um Rise-Fall- und Fall-Rise-Taktübergänge zu reduzieren, da Daten nicht auf Übergänge mit Gegenüber-Edge-Takt übertragen werden.
SDC-Beispieldatei
Anzahl Erstellen eines Basis-Takts auf dem Eingabe-Port des FPGA, mit einer 10-ns-Zeitspanne
create_clock -name input_clock -period 10 [get_ports clk_in]
Nr. Generierte Taktfrequenzen auf den PLL-Ausgängen
# Output clk[0] steuert die
Datenregisternummer Output clk[1] den Ausgabe-Takt-Port
create_generated_clock name data_clock -source [get_pins pll|inclk[0]] \
[get_pins pll|clk[0]]
create_generated_clock -name clock_clock -source [get_pins pll|inclk[0] \
[get_pins pll|clk[1]]
# Erstellen Sie den generierten Takt auf dem Ausgabe-Takt-Port des FPGA create_generated_clock
-name output_clock -source [get_pins pll|clk[1]] \
[get_ports clk_out]
# Fügen Sie die maximale und minimale Ausgabeverzögerungs-Nr.
hinzu, unter der Annahme, dass eine schiefe Anforderung von +/- 250ps
# die Gleichungen für die oben aufgeführten Ausgabeverzögerungswerte
verwenden set_output_delay -max -clock output_clock [expr { 10 - 0,250 }] \
[get_ports data_out*]
set_output_delay -max -clock output_clock -clock_fall \
[expr { 10 - 0,250 }] [get_ports data_out*] -add
set_output_delay -min -clock output_clock 0,250 [get_ports data_out*]
set_output_delay -min -clock output_clock -clock_fall 0,250 \
[get_ports data_out*] -add
# Ausnahmen von falschen Pfaden für Cross-Clock-Übertragungen hinzufügen set_false_path
-setup -end -rise_from [get_clocks data_clock] \
-fall_to [get_clocks output_clock]
set_false_path -setup -end -fall_from [get_clocks data_clock] \
-rise_to [get_clocks output_clock]
set_false_path -hold -end -rise_from [get_clocks data_clock] \
-fall_to
[get_clocks output_clock] set_false_path -hold -end -fall_from [get_clocks data_clock] \
-rise_to [get_clocks output_clock]