set_input_delay -clock clk-min 2 [all_inputs]Das Format Synopsys® Design Constraints (SDC) bietet eine einfache und einfache Methode, um die einfachste auf die komplexesten Designs einzuschränken. Das nachstehende Beispiel bietet den einfachste SDC-Dateiinhalt, der alle Taktfrequenzen (Ports und Pins), Eingabe-I/O-Pfade und Ausgabe-I/O-Pfade für ein Design beschränkt. Sie können die SDC-Datei unten als Vorlage für jedes Design verwenden. Jedes Design sollte jedoch eine angepasste SDC-Datei enthalten, die alle Takt-, Eingangs- und Ausgabeports individuell beschränkt.
Anzahl Constrain Clock Port CLK mit einer 10-ns-Anforderung create_clock -Zeitraum 10 [get_ports clk] # Wenden Sie automatisch einen generierten Takt auf die Ausgabe der Phase-Locked Loops (PLLs) Nr. an Dieser Befehl kann sicher im SDC bleiben, selbst wenn im Design derive_pll_clocks# keine PLLs vorhanden sind Beschränkung des Eingabe-I/O-Pfadsset_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # Beschränkung des Ausgabe-I/O-Pfadsset_output_delay -clock clk -max 3 [all_inputs]