VHDL: Ein-Port-ROM

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Dieses Beispiel beschreibt ein 256-Bit x 8-Bit-Single-Port-ROM-Design mit einem Adressport für Leseoperationen in VHDL. Synthesetools können ROM-Designs im HDL-Code erkennen und je nach Gerätearchitektur automatisch den Altsyncram oder lpm_rom Megafunktionen ableiten.

Abbildung 1. Einzel-Port-ROM-Top-Level-Diagramm

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1. Auflistung der Einzel-Port-ROM-Ports

Beschreibung des Port-Namentyps
Addr[7:0] Eingabe 8-Bit-Leseadresse
Clk Eingabe Takteingang
f[7:0] Ausgabe 8-Bit-Datenausgabe
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