VHDL: Binär-Adder-Tree

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Dieses Beispiel beschreibt einen 8-Bit-Binär-Adder-Tree in VHDL. Bei Geräten mit 4-Eingabe-Lookup-Tabellen in Logikelementen (LEs) kann die Verwendung einer Binär-Adder-Struktur die Leistung erheblich verbessern.

Abbildung 1. Binär-Adder-Tree-Top-Level-Diagramm.

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Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1. Binär-Adder-Tree-Port-Listung

Beschreibung des Port-Namentyps
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]
Eingabe 8-Bit-Dateneingaben
Clk Eingabe Takteingang
Ergebnis[7:0] Ausgabe 8-Bit-Datenausgabe

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