Dieses Beispiel beschreibt ein 8-Bit-Multiplikator-Logo ohne Vorzeichen mit registrierten I/O-Ports und synchroner Auslastung in Verilog HDL. Synthesetools sind in der Lage, Multiplikatordesigns im HDL-Code zu erkennen und automatisch auf die altmult_accum Megafunktion zu schließen, um optimale Ergebnisse zu erzielen.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
- unsig_altmult_accum.zip herunterladen
- Laden Sie die README-Datei herunter, die nicht vorsigniert ist
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Tabelle 1. Nichtsignierte Multiplikator-Nachlistung (Port Listung)
| Beschreibung des Port-Namentyps | ||
|---|---|---|
dataa[7:0], datab[7:0] |
Eingabe | 8-Bit-Dateneingaben |
| Clk | Eingabe | Takteingang |
| ACLR | Eingabe | Keine klare Eingabe |
| Clken | Eingabe | Clock Enable Input |
| Sload | Eingabe | Synchrone Lasteingabe |
| adder_out[15:0] | Ausgabe | 16-Bit-Datenausgabe |