Verilog HDL: Multiplikator ohne Vorzeichen

author-image

Von

Dieses Beispiel beschreibt ein 8-Bit-Multiplikatordesign ohne Vorzeichen in Verilog HDL. Synthesetools erkennen Multiplikatoren im HDL-Code und inferenten lpm_mult Funktion.

Abbildung 1. Diagramm ohne vorzeichengebundenen Multiplikator auf oberster Ebene.

Tabelle 1. Nichtsignierte Multiplikator-Port-Listung

Port-Name

Typ

Beschreibung

a[7:0], b[7:0]

Eingabe

8-Bit-Dateneingaben in die Multiplikatoreinheit

out[15:0]

Ausgabe

Ausgabe des 16-Bit-Multiplikators
Alles anzeigen Weniger anzeigen

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.