Dieses Beispiel beschreibt ein synchrones 64-Bit x 8-Bit-RAM-Design mit true Dual-Port-RAM mit einer beliebigen Kombination unabhängiger Lese- oder Schreibvorgänge im gleichen Taktzyklus in Verilog HDL. Die Designeinheit wechselt dynamisch zwischen Lese- und Schreiboperationen mit der Write Enable-Eingabe des jeweiligen Ports. Synthesetools können RAM-Designs im HDL-Code erkennen und je nach Zielgerätearchitektur automatisch die Altsyncram- oder Altdpram-Funktionen ableiten.
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Tabelle 1. True Dual-Port-RAM mit einem einzigen Takt-Port-Eintrag
Beschreibung des Port-Namentyps | ||
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dataa[7:0], datab[7:0] | Eingabe | 8-Bit-Dateneingaben von Port A und Port B |
addr_a[5:0], addr_b[5:0] | Eingabe | 6-Bit-Adresseingaben von Port A und Port B |
we_a we_b | Eingabe | Write Enable Eingaben von Port A und Port B |
Clk | Eingabe | Takteingang |
q_a[7:0], q_b[7:0] | Ausgabe | 8-Bit-Datenausgänge von Port A und Port B |