Verilog HDL True Dual-Port-RAM mit Einzeltakt

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Dieses Beispiel beschreibt ein synchrones 64-Bit x 8-Bit-RAM-Design mit true Dual-Port-RAM mit einer beliebigen Kombination unabhängiger Lese- oder Schreibvorgänge im gleichen Taktzyklus in Verilog HDL. Die Designeinheit wechselt dynamisch zwischen Lese- und Schreiboperationen mit der Write Enable-Eingabe des jeweiligen Ports. Synthesetools können RAM-Designs im HDL-Code erkennen und je nach Zielgerätearchitektur automatisch die Altsyncram- oder Altdpram-Funktionen ableiten.

Abbildung 1. True Dual-Port-RAM mit einem einzigen Takt-Top-Level-Diagramm

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