Dieses Beispiel beschreibt einen parameterisierten Ternary Adder Tree in Verilog HDL. Bei Geräten, die große Suchtabellen als kombinationslogische Strukturen in Logic Element (LE) enthalten, wie Stratix® II, können Erweiterungsbäume als ternary Adder Trees erhebliche Leistungsverbesserungen bewirken.
Laden Sie die in diesem Beispiel verwendeten Dateien herunter:
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Tabelle 1. Verzeichnis-Erweiterungs-Tree-Port-Listung
Beschreibung des Port-Namentyps | ||
---|---|---|
A, B, C, D, E | Eingabe | Parameterisierte Eingaben zum Adder-Tree |
CLK | Eingabe | Uhr |
OUT | Ausgabe | Parameterisierte Ausgabe des Adder-Tree |