Dieses Designbeispiel zeigt, wie eine externe Phased-Lock-Schleife (PLL) zwischen dem SPI-4.2 Sender und den Empfängerkernen geteilt wird.
In normalen Fällen wird die interne PLL-Freigabe für den SPI-4.2 Sender und Empfänger während der Kompilierung automatisch vom Quartus® II Synthese-Tool durchgeführt. Allerdings gibt es Sonderfälle, in denen die interne PLL-Freigabe nicht funktioniert. Beispielsweise unterstützt die SPI-4.2 ALTLVDS-Megafunktion des Stratix® IV GX ES-Geräts aufgrund eines DPA-Fehlversatzproblems die interne PLL-Freigabe nicht. In diesem Fall besteht eine Umnutzung darin, externe PLL-Freigabe zu verwenden, um eine PLL-Aktivierung zu ermöglichen.
Weitere Informationen zur internen PLL-Freigabe finden Sie in Anhang B des Benutzerhandbuchs für die POS-PHY Level 4 MegaCore-Funktion (PDF).
Weitere Informationen zum DPA-Fehlverhalten bei Stratix IV GX ES-Geräten finden Sie im Stratix IV GX ES Errata-Blatt.
Dieses Designbeispiel wird mit Quartus II 9.1 erstellt und validiert.
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Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung
Abbildung 1 zeigt das Blockdiagramm der funktionalen Simulationsarchitektur
Das Testgerät(DUT)-Modul besteht aus den SPI-4.2 Sender- und Empfängerkernen, der merge_pll Einheit, der 128-Bit-Host-Quelleinheit und der 128-Bit-Agent-Sink-Einheit. Die Host-Quelle verwendet die "™ Für die Übertragung von Daten an den SPI-4.2 Senderkern", während der 128-Bit-Agent-Sink Daten vom SPI-4.2-Empfängerkern empfängt. Die merge_pll einheit generiert die schnellen Takt-, langsamen takt- und taktgesteuerten Signale sowohl für den SPI-4.2 Sender als auch für die Empfängerkerne. Diese Einheit generiert auch das rxsys_clk-Signal für den SPI-4.2 Empfängerkern.
Die Testbankmodule bestehen aus einer identischen 128-Bit-Host-Quelle für den SPI-4.2 Senderkern und einem 64-Bit Variation Agent Sink-Modul für den SPI-4.2 Empfängerkern. Der SPI-4.2 Empfängerkern im Testbankmodul verwendet die 64-Bit-Variation der Datenpfadbreite. Sowohl die SPI-4.2-Sender- als auch die Empfängerkerne für die Testbankmodule verwenden keine externe PLL-Freigabe. Bei der tatsächlichen Hardwareimplementierung können sie durch alle SPI-4.2-Geräte von Drittanbietern ersetzt werden, die die gleiche Funktionalität ausführen.
Abbildung 2 zeigt den Kompilierungsbericht des Designbeispiels. Aus dem Bericht ist die Anzahl der verwendeten PLLs 1 von 8.
Abbildung 3 zeigt den Clock Summary Report.
Weiterführende Links
Weitere Informationen zum SPI-4.2-Kern-Protokoll und den Spezifikationen erhalten Sie unter:
Eine detaillierte Erklärung zur Durchführung der externen PLL-Freigabe zwischen dem SPI-4.2 Sender und den Empfängerkernen finden Sie in der Intel Wissensdatenbank: