Dieses Beispiel beschreibt ein synchrones RAM-Design mit 64-Bit x 8-Bit-Dual-Clock-Speicher mit verschiedenen Lese- und Schreibadressen in Verilog HDL. Synthesetools können synchrone RAM-Designs mit zwei Takten im HDL-Code erkennen und je nach Architektur des Zielgeräts automatisch entweder die Altsyncram- oder Altdpram-Megafunktion ableiten.
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Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Tabelle 1 listet die Ports im synchronen RAM-Design mit zwei Takten auf.
Tabelle 1. Liste der synchronen ZWEI-Takt-RAM-Ports
Port-Name |
Typ |
Beschreibung |
|---|---|---|
Daten[7:0] |
Eingabe |
8-Bit-Dateneingabe |
read_addr[5:0] |
Eingabe |
6-Bit-Lese-Adresseingabe |
write_addr[5:0] |
Eingabe |
Eingabe der 6-Bit-Schreib-Adresse |
Wir |
Eingabe |
Write Enable Input |
read_clock |
Eingabe |
Lese-Takteingang |
write_clock |
Eingabe |
Schreib-Takt-Eingabe |
f[7:0] |
Ausgabe |
8-Bit-Datenausgabe |