Verilog HDL: Zähler mit"-Reset

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Dieses Beispiel beschreibt einen 8-Bit-Zähler mit Reset und Count Enable Inputs in Verilog HDL. Synthesetools erkennen Zählerdesigns im HDL-Code und inferenten lpm_counter Megafunktion.

Abbildung 1. Counter mit"-Reset-Diagramm (Top-Level-Diagramm)

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Counter.zip herunterladen ›

Download-Zähler mit"-Reset-README-Datei ›

Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.

Tabelle 1 listet die Ports auf und gibt eine Beschreibung für die einzelnen Ports.

Tabelle 1. Zähler mit Anschlussliste für Einen Reset-Port

Beschreibung des Port-Namentyps
Clk Eingabe Uhr
Zurücksetzen Eingabe Rücksetzzustand
Ena Eingabe Anzahl aktiviert
Ergebnis[7:0] Ausgabe 8-Bit-Zähler-Ausgabe
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