Verilog HDL: Adder/Subtractor

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Dieses Beispiel beschreibt ein 8-Bit-Adder-/Subtractor-Design mit zwei Eingaben in Verilog HDL. Die Designeinheit wechselt dynamisch zwischen Add- und Subtract-Operationen mit einem add_sub Input-Port.

Abbildung 1. Adder/Subtractor Top-Level-Diagramm.

Laden Sie die in diesem Beispiel verwendeten Dateien herunter:

Tabelle 1. Adder-/Subtractor-Port-Listung

Beschreibung des Port-Namentyps
dataa[7:0], datab[7:0] Eingabe 8-Bit-Dateneingaben
add_sub Eingabe Eingangsport zur Aktivierung des dynamischen Wechsels zwischen Add- und Subtract-Operationen
Clk Eingabe Takteingang
Ergebnis[8:0] Ausgabe 8-Bit-Datenausgabe und ein Carry-/Borrow-Most-Significant-Bit (MSB)
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