Dieses Beispiel beschreibt ein 8-Bit-breites, 64-Bit langes Shift-Register mit gleich großen Wasserhähnen in Verilog HDL. Synthesetools erkennen Gruppen von Shift-Registern und inferenten je nach Zielgerätearchitektur altshift_taps Megafunktion.
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Tabelle 1 listet die Ports auf und gibt eine Beschreibung für die einzelnen Ports.
Tabelle 1. 8x64 Shift Register-Port-Listung
Port-Name |
Typ |
Beschreibung |
|---|---|---|
Clk |
Eingabe |
Uhr |
Umschalten |
Eingabe |
Shift Enable Input (Umschalt-Aktivierungseingabe) |
sr_in[7:0] |
Eingabe |
8-Bit-Shift-Registereingabe |
sr_tap_one[7:0] |
Ausgabe |
8-Bit-Ausgabe des ersten Taps |
sr_tap_two[7:0] |
Ausgabe |
8-Bit-Ausgabe des zweiten Taps |
sr_tap_three[7:0] |
Ausgabe |
8-Bit-Ausgabe des dritten Tap |
sr_out[7:0] |
Ausgabe |
8-Bit-Shift-Register-Ausgabe |