Dieses Beispiel beschreibt ein ein Bit breites, 64-Bit langes Shift-Register in Verilog HDL. Synthesetools erkennen Gruppen von Schichtregistern und inferenten je nach Zielgerätearchitektur altshift_taps Megafunktion.
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Tabelle 1 listet die Ports auf und gibt eine Beschreibung für die einzelnen Ports.
Tabelle 1. 1x64 Shift Register-Port-Listung
| Beschreibung des Port-Namentyps | ||
|---|---|---|
| Clk | Eingabe | Uhr |
| Umschalten | Eingabe | Shift Enable Input (Umschalt-Aktivierungseingabe) |
| sr_in | Eingabe | Umschaltregistereingabe |
| sr_out | Ausgabe | Umschaltregistereingabe |