Dieses Designbeispiel zeigt die Verwendung von eng gekoppeltem Speicher in Designs, die Nios II Prozessor umfassen. Durch die Aktivierung des eng gekoppelten Speicherhosts des Prozessors erhält Nios II Prozessor einen garantierten Zugriff auf On-Chip-Speicher mit geringer Latenz für leistungskritische Anwendungen. Dieses Design ist für die folgenden Intel® FPGA Entwicklungskits vorgesehen:
- Nios II Embedded Evaluation Kit, Cyclone® III Edition
- Embedded Systems Development Kit, Cyclone III Edition
- Stratix® IV GX FPGA Entwicklungskit
Anhand dieses Designbeispiels
- Die Verwendung von eng gekoppeltem Speicher mit dem Nios II Prozessor –Tutorial beschreibt die detaillierten Anweisungen zum Erstellen eines Nios II Systems, das eng gekoppelten Speicher verwendet.
- tcm.zip enthält die C-Dateien, die für die Ausführung des Designs erforderlich sind, wie im Dokument erläutert.
- Nios II Ethernet-Standard-Designbeispiel bietet die Hardwareplattform, auf der das Design ausgeführt wird.
Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Hardware-Anforderungen
- Nios II Kern mit eng gekoppeltem Host
- On-Chip-Speicher
- DDRx SDRAM-Controller
- JTAG UART
- System-Timer
- Hochauflösender Timer
- Leistungsmesser
- LED parallele I/Os (PIOs)
- Peripheriegerät zur Systemidentifizierung (ID)
Weiterführende Links
Weitere Informationen über die Verwendung dieses Beispiels in Ihrem Projekt siehe: