Schnittstellenprotokolle ermöglichen Chip-zu-Chip-, Mainboard- oder Box-to-Box-Konnektivität in Systemdesigns. Protokolllösungen für geistiges Eigentum (Intellectual Property, IP) von Intel FPGA und unseren Partnern erfüllen die Anforderungen eines breiten Spektrums von Anwendungen und nutzen die integrierten Transceiver in unseren FPGA und ASIC-Geräten. Schnittstellenprotokolllösungen werden als lizenzierbare IP-Kerne und Referenzdesigns sowie kostengünstige Megafunktionen und Designbeispiele bereitgestellt.
Besuchen Sie unseren Abschnitt Transceiver-Protokolle , um mehr über die integrierten Transceiver und ihre unterstützen Schnittstellenprotokolllösungen zu erfahren.
Designs für die Intel MAX 10 FPGA Gerätefamilie und ihre Entwicklungskits sind im neuen Designshop erhältlich.
| Designbeispiele | Für gerätespezifische | Entwicklungskits wird | Qsys-konforme | Quartus II Version | unterstützt
|---|---|---|---|---|
GPIO-Pin-Erweiterung über die I2C-Bus-Schnittstelle in MAX II CPLDs: AN 494 (PDF) |
MAX II | - | - | - |
| MAX II | - | - | - | |
Implementierung eines SMBus-Controller-MAX II CPLDs: AN 502 (PDF) |
MAX II | - | - | 10 |
Multiplexing von SDIO-Geräten mit MAX II CPLDs: AN 509 (PDF) |
MAX II | - | - | - |
| Cyclone III | Intel FPGA Embedded Systems Development Kit, Cyclone III Edition | - | 9.1 | |
RapidIO: Maintenance Host zu System Maintenance Agent Bridge |
- | - | - | Alle |
SPI-Host (Serial Peripheral Interface) in MAX II CPLDs: AN 485 (PDF) |
MAX II | - | - | 7.2 |
SMBus für GPIO Pin-Erweiterung in MAX II CPLDs: AN 484 (PDF) |
MAX II | MDN-B2 | - | - |
| MAX II | - | - | - | |
| MAX II | - | - | 10 | |
Verwendung von internen Ausfällen in MAX II CPLDs: AN 496 (PDF) |
MAX II | MDN-B2 | - | 7.2 |