Das Nios II Hochleistungsbeispiel veranschaulicht, wie Sie Brücken in Ihrem Design verwenden können, um die Topologie Ihres Systems zu steuern. Durch die Steuerung der Topologie des Systems können Sie auch dief-MAX Ihres Designs erhöhen.
Dieses Designbeispiel basiert auf dem voll ausgestatteten Design der Nios II Embedded Design Suite (EDS) und ist verbessert, um mit einer höheren Taktfrequenz auszuführen, ohne dabei Funktionen zu beeinträchtigen. Floating-Point Math Hardware wurde dem Design hinzugefügt, um Gleitkomma-Mathematikoperationen mit einzeler Präzision zu beschleunigen.
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Die Verwendung dieses Designs unterliegt den Bedingungen der Intel® Design Example Lizenzvereinbarung.
Designspezifikationen
- Nios II/f Kern (mit Floating-Point Math Hardware)
- JTAG-Debug-Modul (Level 1)
- On-Chip-eng gekoppelter Datenspeicher (8 Kbyte)
- On-Chip-eng gekoppelter Befehlsspeicher (4 Kbyte)
- DDR-SDRAM-Controller (32 Mbyte)
- SSRAM-Controller (2 Mbyte)
- CFI-Flash-Speicherschnittstelle (16 Mbyte)
- DMA-Controller
- EPCS-Controller (mit Bootloader)
- JTAG UART
- UART (RS-232)
- Zwei Timer
- Ethernet-Schnittstelle
- LED parallele I/O (PIO)
- PiO-Display mit sieben Segmenten
- PIO-Taste
- LCD-Display-Schnittstelle
- Leistungsmesser
- System-ID-Peripheriegerät
Notizen:
- TCIM = eng gekoppelter Befehlshost
- TCDM = eng gekoppelter Datenhost
- RM = Lese-Host
- WM = Host schreiben
Leistung
Nios II Development Kit Stratix® II RoHS Edition
- Taktfrequenz 150 MHz
- 167 MIPS* (*Dhrystones 2.1 Benchmark) mit .text, .rodata, .rwdata in SSRAM und stacken im eng gekoppelten Datenspeicher
Nios II Development Kit Cyclone® II Edition
- Taktfrequenz 100 MHz
- 107 MIPS* (*Dhrystones 2.1 Benchmark) mit .text, .rodata, .rwdata in SSRAM und chip, stapeln sich im eng gekoppelten Datenspeicher