Dieses Designbeispiel ist ein BUP-Design (Webserver-basiertes Mainboard-Update-Portal), das einen Nios II Prozessor und einen Intel® FPGA IP für die Dreifachgeschwindigkeits-Ethernet-Media-Access-Control-Steuerung (MAC) enthält. Das Designbeispiel implementiert grundlegende Fernkonfigurationsfunktionen in Nios II-basierten Systemen mit EPCQ für Cyclone® V E FPGA Gerät.
Das Design kann eine IP-Adresse von einem beliebigen DHCP-Server erhalten und eine Webseite vom Flash-Speicher auf dem Mainboard an einen beliebigen Host-Computer im gleichen Netzwerk senden. Auf der Webseite können Sie neue FPGA Designs sowohl für die Benutzerhardware als auch für die Benutzersoftware hochladen. Gleichzeitig können Sie über die Webseite auch eine Neukonfiguration vom Werksbild zum Benutzerbild auslösen.
Anhand dieses Designbeispiels
Dieses Design läuft auf Cyclone V E FPGA Entwicklungskit. Um dieses Beispiel auszuführen, laden Sie das Installationspaket aus Intel FPGA Design-Storeherunter. Befolgen Sie die Anweisungen im Referenzleitfaden, um das Design auszuführen.
Wenn Sie das Design-Beispiel nicht ausgeführt haben, ziehen Sie das FTA zum Debuggen und Auffinden der möglichen Ursachen zu sich. Wenn Sie das Design auf andere Entwicklungskits migrieren möchten, lesen Sie die Designmigrationsrichtlinie für weitere Einzelheiten.
Designspezifikationen
Das Design enthält die folgenden Komponenten:
- serieller Flash-Controller Altera®
- Altera Phase-Locked Loop (PLL)
- ferngesteuertes Altera-Update
- JTAG UART
- Nios II Gen2 Prozessor
- On-Chip-Speicher (RAM oder ROM)
- PIO (Parallele I/O)
- Reset-Controller
- Scatter-Gather DMA-Controller
- System-ID-Peripheriegerät
- Ethernet mit drei Geschwindigkeiten