Fehlerbehebung bei FPGA-Konfiguration

War Ihr Konfigurationsproblem?

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil.

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Überprüfen Sie für die direkte EPCS-Programmierung über das AS-Programmierkabel die Stromversorgung des Programmierkabels und die Schnittstelle zum EPCS-Gerät. Der Quartus® II Programmierer kann keine Informationen von/zum EPCS-Gerät lesen/schreiben, wenn das Netzteil oder die Schnittstelle nicht stabil sind.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die EPCS-Dichte (z. B. EPCS64 oder EPCS128), die Sie bei Auftreten dieses Problems verwendet haben

    Eine Beschreibung des Beginns des Fehlversagens und der Fehlersymptome. Beispielsweise begann die EPCS-Programmierung zu Beginn/am Ende des Programmierzyklus zu versagen.

    Eine Aufnahme von NCS-, DCLK- und ASDO-Signalen, die am FPGA Ende untersucht wurden

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstanden erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Alle Timing-Spezifikationen erfüllt

    Das unterstützte Flash-Gerät wird verwendet

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei neu und konfigurieren Sie die FPGA oder Neuprogrammierung und überprüfen Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Überprüfen Sie die Signalintegrität der DCLK- und DATA-Leitungs/Bus-Signale Rauschgeräusche an den Linien/Bussen unterbrechen den Konfigurationsprozess und verursachen Datenschäden. Wenn während der Konfiguration Daten beschädigt werden, erkennt der FPGA Konfigurationsfehler und zieht den nSTATUS-Pin niedrig
Aktivieren Sie die INIT_DONE Option in der Quartus II Software und überprüfen Sie die INIT_DONE Pin, um sicherzustellen, dass das Gerät die Initialisierungsphase beendet. Wenn INIT_DONE nach der Freigabe des CONF_DONE Stiftes hoch niedrig bleibt, kann das Gerät die Initialisierungsstufe nicht beenden. Wenn die CLKUSR-Option aktiviert ist, stellen Sie sicher, dass über die CLKUSR-Pins wie im Gerätehandbuch angegeben, ausreichende Taktzyklen bereitgestellt werden, andernfalls wird das Gerät die Initialisierungsstufe nicht beenden. Wenn INIT_DONE hoch geht, nachdem der CONF_DONE Pin hoch freigegeben wurde, wurde das Gerät erfolgreich im Benutzermodus aktiviert.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu. Die neueste Quartus II Software könnte das Problem beheben.
Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.
Stellen Sie sicher, dass die nCONFIG- und nSTATUS-Pins hoch freigegeben wurden, bevor die Anweisungen zur automatischen Erkennung oder zum Programm im Quartus II Programmierer ausgeführt werden. Wenn die nCONFIG- und nSTATUS-Pins nicht hoch freigegeben werden, befindet sich das Gerät immer immer im Reset-Zustand oder das Gerät wird nicht ordnungsgemäß hochgefahren. Daher ist das Gerät nicht bereit, eine JTAG-Anweisung zu erhalten, einschließlich der Silicon-ID-Prüfanweisung.
Überprüfen Sie den Kontakt des Programmierkabels zum Zielgerät. Wenn die Verbindung zwischen dem Programmierkabel und dem Zielgerät nicht stabil ist, führt die Signal-/Datenkorruption zwischen beiden Geräten dazu, dass die FPGA die gültige JTAG-Anweisung vom Host nicht erhalten.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Welches Konfigurationsschema verwenden Sie?

Passive serielle Schnittstelle (PS)

    Checkliste

    Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der richtigen PS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Debug-Strategien

    Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

    Auswirkungen auf die Strategie Aktivieren Sie die INIT_DONE Option in der Quartus® II Software und überprüfen Sie die INIT_DONE Pin, um sicherzustellen, dass das Gerät die Initialisierungsstufe beendet. Wenn INIT_DONE niedrig bleibt, nachdem der CONF_DONE Stift hoch freigegeben wird, kann das Gerät die Initialisierungsphase nicht beenden. Wenn die CLRUSR-Option aktiviert ist, stellen Sie sicher, dass über die CLKUSR-Pins wie im Gerätehandbuch angegeben, ausreichende Taktzyklen bereitgestellt werden, andernfalls wird das Gerät die Initialisierungsstufe nicht beenden. Wenn INIT_DONE hoch geht, nachdem der CONF_DONE Pin hoch freigegeben wurde, wurde das Gerät erfolgreich im Benutzermodus aktiviert. Wenn CONF_DONE nicht hoch geht, dann untersuchen Sie die DcLK- und DATA-Signale. Beobachten Sie, dass beide Signale nach dem Klicken auf die Startschaltfläche auf den Quartus II Programmierer klicken, wenn beide Signale niedrig bleiben, wurde die Programmanweisung nicht ordnungsgemäß an die FPGA ausgegeben.

    Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

  • Checkliste
  • Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.
  • MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind gemäß der im Gerätehandbuch empfohlenen Einrichtung an Pull-up-/Pull-down-Widerstandenen komponentengebunden.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

  • Debug-Strategien
  • Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.
  • Auswirkungen auf die Strategie Aktivieren Sie die INIT_DONE Option in der Quartus® II Software und überprüfen Sie die INIT_DONE Pin, um sicherzustellen, dass das Gerät die Initialisierungsstufe beendet. Wenn INIT_DONE niedrig bleibt, nachdem der CONF_DONE Stift hoch freigegeben wird, kann das Gerät die Initialisierungsstufe nicht beenden. Wenn die CLRUSR-Option aktiviert ist, stellen Sie sicher, dass über die CLKUSR-Pins wie im Gerätehandbuch angegeben, ausreichende Taktzyklen bereitgestellt werden, andernfalls wird das Gerät die Initialisierungsstufe nicht beenden. Wenn INIT_DONE hoch geht, nachdem der CONF_DONE Pin hoch freigegeben wurde, wurde das Gerät erfolgreich im Benutzermodus aktiviert. Wenn CONF_DONE nicht hoch geht, überprüfen Sie die TDO-, TDI- und TCK-Signale Wenn das TDI-Signal niedrig bleibt, während das TDO-Signal während der Konfiguration umschaltete, bedeutet dies, dass die Konfigurationsdaten das JTAG-Scan-Kettenregister nicht durchlaufen, um die CRAM-Bits korrekt zu konfigurieren. Dies kann daran zurückzuführen sein, dass die JTAG-Programmanweisungen nicht ordnungsgemäß an den FPGA ausgegeben werden.
  • Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:
  • Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei neu und programmieren Sie sie um und überprüfen Sie das Konfigurationsgerät oder Flash mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der DCLK- und DATA-Leitungs/Bus-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

    Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    1. Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    2. Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    3. Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA-Ende ermittelt wurden

    4. Geben Sie an, ob Sie konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    5. Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktiver Paralleler (AP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der richtigen AP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird/li>

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität von DCLK-, DATA-Bus- und Flash-Steuerungssignalen

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass die Byte-Adresse der Konfigurationsdaten während der Generierung der Programmierdatei auf 0x020000 gesetzt ist. Die Standardmäßige Boot-Adresse der Konfiguration ist 0x010000 in 16-Bit-Word-Adressierung, wurde 0x020000 8-Bit-Byte-Adressierung im unterstützten Flash-Speichergerät entspricht

Die falsche Adresseinstellung in der Programmierdatei veranlasst den FPGA, die falschen/ungültigen Daten aus dem parallelen Flash zu lesen

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Bussignalen, die am FPGA-Ende erfasst wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktive serielle Schnittstelle (AS)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie das Konfigurationsgerät mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der NCS-, DCLK- und DATA-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Konfigurationsgerät-Teilenummer, die Sie bei Auftreten dieses Probleme verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der im Gerätehandbuch empfohlenen Einrichtung angeschlossen. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der von Ihnen verwendeten Quartus II Software und die Fehlermeldung werden im Meldungsfenster angezeigt, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Passive serielle (PS), schnelle passive Parallele (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten PS/FPP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der DCLK-, DATA-Leitung/Bus- und Flash-Steuerungssignale.

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktive serielle Schnittstelle (AS)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie das Konfigurationsgerät mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der NCS-, DCLK- und DATA-Signale und stellen Sie sicher, dass zwischen dem FPGA und dem Konfigurationsgerät Aktivität auf diesen Signalen besteht.

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte.

Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Konfigurationsgerät-Teilenummer, die Sie bei Auftreten dieses Probleme verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte.

Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Passive serielle (PS), schnelle passive Parallele (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AP/PS/FPP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software könnte das Problem beheben.
Überprüfen Sie die Signalintegrität der DCLK-, DATA-Leitung/Bus- und Flash-Steuerungssignale. Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.
Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte. Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG- und nSTATUS-Pins werden entsprechend der empfohlenen Einrichtung im Gerätehandbuch angeschlossen. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Überprüfen Sie den Lötkontakt zwischen dem FPGA und der Mainboardoberfläche. Die Pins nCONFIG und nSTATUS werden nicht freigegeben, wenn der FPGA nicht korrekt eingeschaltet ist oder der FPGA die POR nicht erfolgreich beendet.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Spannung (z. B. Kernspannung, Konfigurationsspannung) wird von der Hochfahrstufe aus hochgefahren

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der AS-Konfigurationseinstellung verbunden

    Die dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstanden erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass das Programmierkabel korrekt eingeschaltet und mit dem FPGA verbunden ist. Der Quartus® II Programmierer kann keine Informationen von/zum EPCS-Gerät lesen/schreiben, wenn das Netzteil oder die Schnittstelle nicht stabil sind.
Überprüfen Sie, ob das EPCS-Gerät über ein AS-Programmierkabel programmiert werden kann. Dies soll die Funktionalität des EPCS-Geräts gewährleisten. Überspringen Sie diesen Schritt, wenn Sie aufgrund der Hardwarebeschränkungen nicht in der Lage sind, mit einem AS-Programmierkabel zu testen.
Stellen Sie sicher, dass das SFL-Bild im FPGA vorhanden ist, bevor das EPCS-Gerät programmiert wird. Wenn die SFL-Brücke im FPGA nicht vorhanden ist, kann der Quartus II Programmierer nicht auf die ASMI-Schnittstelle im FPGA zugreifen, um das EPCS-Gerät zu programmieren.
Nachdem das SFL-Image auf die FPGA konfiguriert ist, versucht das Gerät, eine automatische Erkennung im Quartus II Programmierer durchzuführen, ohne dass ein Stromwechsel erfolgt. Wenn nur der FPGA erkannt wird, bedeutet dies, dass der Quartus II Programmierer über die SFL-Bridge nicht auf die ASMI-Schnittstelle des FPGA zugreifen kann, oder der Quartus II Programmierer die Schnittstelle zwischen dem EPCS und dem FPGA über das ASMI nicht erkennen kann. Überprüfen Sie das Netzteil und die Schnittstelle beider Geräte oder verwenden Sie die SFL der neuesten Quartus II Softwareversion Wenn sowohl FPGA als auch EPCS erkannt werden, handelt es sich höchstwahrscheinlich um ein Problem mit der Signalintegrität. Überprüfen Sie die Signalintegrität der DATA0-, DCLK-, NCS- und ASDO-Pins. Rauschgeräusche an diesen Signalstellen unterbrechen den EPCS-Programmierprozess

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Die EPCS-Dichte (z. B. EPCS64 oder EPCS128), die Sie bei Auftreten dieses Problems verwendet haben

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass das Programmierkabel korrekt eingeschaltet und mit dem FPGA verbunden ist. Der Quartus® II Programmierer kann keine Informationen von/zum Flash-Gerät lesen/schreiben, wenn das Netzteil oder die Schnittstelle nicht stabil sind.
Stellen Sie sicher, dass das PFL-Image im MAX II CPLD oder im FPGA vorhanden ist, bevor das Flash-Gerät programmiert wird. Wenn die PFL-Bridge in der MAX II CPLD oder im FPGA nicht vorhanden ist, kann die Quartus II Software nicht auf das Flash-Gerät zugreifen
Nachdem das PFL-Image auf die FPGA konfiguriert ist, versucht das Gerät, ohne Stromwechsel die automatische Erkennung im Quartus II Programmierer durchzuführen. Wenn nur FPGA erkannt wird, bedeutet dies, dass der Quartus II Programmierer über die PFL-Bridge nicht auf das Flash-Gerät zugreifen kann. Überprüfen Sie das Netzteil und die Schnittstelle zwischen der MAX II CPLD oder FPGA und den Flash-Geräten, oder verwenden Sie die PFL von der neuesten Quartus II Softwareversion. Wenn sowohl FPGA als auch das EPCS erkannt werden, ist dies höchstwahrscheinlich ein Signalintegritätsproblem. Überprüfen Sie die Signalintegrität der DATA-Leitung/Bus, DCLK, der Steuersignalstifte. Rauschgeräusche an diesen Signalstellen unterbrechen den Flash-Programmiervorgang

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Das Flash-Gerät (z. B. Numonyx 512 MB, Spansion 128 MB usw.), das Sie bei Auftreten dieses Problems verwendet haben

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Die Quartus® II Bitstream-Generation könnte zu diesem Problem beitragen. Laden Sie die neueste Version der Quartus II Software herunter. Erstellen Sie die Programmierdatei neu und konfigurieren Sie die FPGA oder Neuprogrammierung und überprüfen Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass sich die CONF_DONE-Pin nicht verzögert.

    Stellen Sie sicher, dass auf der CONF_DONE-Leiterbahn keine zusätzliche Kapazität geladen wird

    Verwenden Sie die Advanced-Option-Bit-Einstellung, um die Bitstream-Pad-Bytes nach dem Gerät hinzuzufügen

    Verwenden Sie für die AS-Konfiguration die Biteinstellung advance option, um die CONF_DONE Fehlerüberprüfung zu deaktivieren oder die Anzahl der Programmlängen zu ändern.

Eine Verzögerung der CONF_DONE führt dazu, dass das Gerät das fenster CONF_DONE erkennen und ein Konfigurationsfehler auftritt Hinweis: Wenn die CONF_DONE Fehlerüberprüfung deaktiviert ist, überprüft die FPGA nicht, ob die CONF_DONE innerhalb des gültigen Zeitfensters korrekt ansteigt.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Fügen Sie die unkomprimierten und komprimierten Programmierdateien bei.

    Eine Beschreibung des Beginns des Fehlversagens und der Fehlersymptome. z. B. begann die Konfiguration zu Beginn/am Ende des Programmierzyklus zu versagen.

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Die Quartus® II Bitstream-Generation könnte zu diesem Problem beitragen. Laden Sie die neueste Version der Quartus II Software herunter. Erstellen Sie die Programmierdatei neu und konfigurieren Sie die FPGA oder Neuprogrammierung und überprüfen Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass sich die CONF_DONE-Pin nicht verzögert.

    Stellen Sie sicher, dass auf der CONF_DONE-Leiterbahn keine zusätzliche Kapazität geladen wird

    Verwenden Sie die Advanced-Option-Bit-Einstellung, um die Bitstream-Pad-Bytes nach dem Gerät hinzuzufügen

    Verwenden Sie für die AS-Konfiguration die Biteinstellung advance option, um die CONF_DONE Fehlerüberprüfung zu deaktivieren oder die Anzahl der Programmlängen zu ändern.

Eine Verzögerung der CONF_DONE führt dazu, dass das Gerät das fenster CONF_DONE erkennen und ein Konfigurationsfehler auftritt Hinweis: Wenn die CONF_DONE Fehlerüberprüfung deaktiviert ist, überprüft die FPGA nicht, ob die CONF_DONE innerhalb des gültigen Zeitfensters korrekt ansteigt.
Stellen Sie sicher, dass das Gerät erfolgreich schlüsselprogrammiert ist, bevor Sie die Konfiguration mit der verschlüsselten Datei durchführen. Wenn der Schlüssel nicht im Gerät vorhanden ist, kann das Gerät die verschlüsselte Datei nicht entschlüsseln
Stellen Sie sicher, dass der gleiche Schlüssel für die Dateiverschlüsselung und das Programm des Geräts verwendet wird Wenn der Schlüssel nicht kompatibel ist, kann das Gerät die verschlüsselte Datei nicht entschlüsseln

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Fügen Sie die unkomprimierten und komprimierten Programmierdateien bei.

    Eine Beschreibung des Beginns des Fehlversagens und der Fehlersymptome. z. B. begann die Konfiguration zu Beginn/am Ende des Programmierzyklus zu versagen.

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass das Gerät nicht mit dem nichtflüchtigen Schlüssel programmiert ist, bevor Sie die Programmierung für flüchtigen Schlüssel durchführen Sobald ein nichtflüchtiger Schlüssel (einmal programmierbar) in das Gerät programmiert wurde, kann Sie keinen flüchtigen Schlüssel programmieren.
Stellen Sie sicher, dass der VCCBAT ordnungsgemäß eingeschaltet ist Das VCCBAT ist ein dediziertes Netzteil für flüchtigen Schlüsselspeicher. Das volatile Register wird nicht hochgefahren, wenn kein VCCCBAT-Angebot vorhanden ist.
Stellen Sie sicher, dass das gleiche Setup (gleiches Mainboard, Download-Kabel und die Quartus II Softwareversion) die JTAG-Programmierung durchführen kann, bevor Sie die Volatile-Key-Programmierung durchführen Wenn die JTAG-Programmierung fehlschlägt, handelt es sich nicht um einen spezifischen, flüchtigen Schlüssel-Programmierfehler.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass das Gerät nicht mit dem nichtflüchtigen Schlüssel programmiert ist, bevor Sie die Programmierung für flüchtigen Schlüssel durchführen Sobald ein nichtflüchtiger Schlüssel (einmal programmierbar) in das Gerät programmiert wurde, kann Sie keinen flüchtigen Schlüssel programmieren.
Stellen Sie sicher, dass die nichtflüchtige Programmierfrequenz (JTAG TCK-Frequenz) den Spezifikationen entspricht Die nicht regulierte JTAG TCK-Frequenz würde die Poly-Fuse-Programmierung unterbrechen.
Stellen Sie sicher, dass das richtige Download-Kabel (z. B. Ethernet Blaster- oder JTAG-Technik) für die nichtflüchtige Schlüsselprogrammierung verwendet wird. Ein nicht unterstütztes Downloadkabel ermöglicht nicht die Programmierung des nichtflüchtigen Schlüssels
Stellen Sie sicher, dass das gleiche Setup (gleiches Mainboard, Download-Kabel und die Quartus II Softwareversion) die JTAG-Programmierung durchführen kann, bevor Sie die Volatile-Key-Programmierung durchführen Wenn die JTAG-Programmierung fehlschlägt, handelt es sich nicht um einen spezifischen, flüchtigen Schlüssel-Programmierfehler. Hinweis: Kehren Sie zur ersten Seite der Konfigurationsproblembehandlung zurück, um JTAG-ähnliche Fehler auszuwählen.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass Sie den Remote-Update-Block in Ihrem Design aktiviert haben Wenn der Remote-Update-Block nicht aktiviert ist, kann Sie die Remote-Update-Funktion nicht verwenden
Stellen Sie sicher, dass Ihre Benutzerlogik den Angaben im Benutzerhandbuch für altremote_update Megafunction entspricht (lesen Sie im Gerätehandbuch, wie Sie den Remote-Update-Block in Ihrem Design aktivieren können) Einige der Benutzeroberfläche arbeitet möglicherweise nicht korrekt, wenn Sie zu anderen Anwendungsabbildungen wechseln
Stellen Sie sicher, dass Sie die richtige Startadresse für Ihre Anwendungsseite zugewiesen haben. Weitere Informationen zur Zuweisung der richtigen Startadresse finden Sie im Handbuch und in den zugehörigen Anwendungshinweisen. Das Gerät kann das entsprechende Image nicht laden, wenn die Startadresse der Anwendung fälschlicherweise zugewiesen wird
Stellen Sie sicher, dass die Startadresse Ihrer Anwendungsseite korrekt in die Fernaktualisierungsschaltkreise geschrieben wird. Verwenden Sie die richtige Param[2.0], setzen Sie write_param für einen Taktzyklus ein und stellen Sie sicher, dass die Daten auf dem data_in Eingabebus stabil sind, bevor write_param bestätigt wird. Das Gerät kann das entsprechende Anwendungsbild nicht laden, wenn die Startadresse des Anwendungsbilds falsch geschrieben wurde
Stellen Sie sicher, dass Sie die Neukonfigurationseingabe von altremote_update für mindestens einen Taktzyklus auslösen. Im Handbuch oder Benutzerhandbuch finden Sie die zugehörigen Spezifikationen (falls vorhanden) zur Neukonfiguration des Eingabeports altremote_update Megafunction Auf diese Weise wird sichergestellt, dass das Gerät die nCONFIG-positiven Flanken erkennen kann, um die Neukonfiguration zu starten.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von SignalTap II am Startadressen-Schreibvorgang des Anwendungsbilds

    Taktfrequenz für die altremote_update Megafunktion

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Welches Konfigurationsschema verwenden Sie?

Passive serielle Schnittstelle (PS)

    Checkliste

    Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der richtigen PS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Debug-Strategien

    Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

    Auswirkungen auf die Strategie Aktivieren Sie die INIT_DONE Option in der Quartus® II Software und überprüfen Sie die INIT_DONE Pin, um sicherzustellen, dass das Gerät die Initialisierungsstufe beendet. Wenn INIT_DONE niedrig bleibt, nachdem der CONF_DONE Stift hoch freigegeben wird, kann das Gerät die Initialisierungsphase nicht beenden. Wenn die CLRUSR-Option aktiviert ist, stellen Sie sicher, dass über die CLKUSR-Pins wie im Gerätehandbuch angegeben, ausreichende Taktzyklen bereitgestellt werden, andernfalls wird das Gerät die Initialisierungsstufe nicht beenden. Wenn INIT_DONE hoch geht, nachdem der CONF_DONE Pin hoch freigegeben wurde, wurde das Gerät erfolgreich im Benutzermodus aktiviert. Wenn CONF_DONE nicht hoch geht, dann untersuchen Sie die DcLK- und DATA-Signale. Beobachten Sie, dass beide Signale nach dem Klicken auf die Startschaltfläche auf den Quartus II Programmierer klicken, wenn beide Signale niedrig bleiben, wurde die Programmanweisung nicht ordnungsgemäß an die FPGA ausgegeben.

    Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

  • Checkliste
  • Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.
  • MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind gemäß der im Gerätehandbuch empfohlenen Einrichtung an Pull-up-/Pull-down-Widerstandenen komponentengebunden.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

  • Debug-Strategien
  • Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.
  • Auswirkungen auf die Strategie Aktivieren Sie die INIT_DONE Option in der Quartus® II Software und überprüfen Sie die INIT_DONE Pin, um sicherzustellen, dass das Gerät die Initialisierungsstufe beendet. Wenn INIT_DONE niedrig bleibt, nachdem der CONF_DONE Stift hoch freigegeben wird, kann das Gerät die Initialisierungsstufe nicht beenden. Wenn die CLRUSR-Option aktiviert ist, stellen Sie sicher, dass über die CLKUSR-Pins wie im Gerätehandbuch angegeben, ausreichende Taktzyklen bereitgestellt werden, andernfalls wird das Gerät die Initialisierungsstufe nicht beenden. Wenn INIT_DONE hoch geht, nachdem der CONF_DONE Pin hoch freigegeben wurde, wurde das Gerät erfolgreich im Benutzermodus aktiviert. Wenn CONF_DONE nicht hoch geht, überprüfen Sie die TDO-, TDI- und TCK-Signale Wenn das TDI-Signal niedrig bleibt, während das TDO-Signal während der Konfiguration umschaltete, bedeutet dies, dass die Konfigurationsdaten das JTAG-Scan-Kettenregister nicht durchlaufen, um die CRAM-Bits korrekt zu konfigurieren. Dies kann daran zurückzuführen sein, dass die JTAG-Programmanweisungen nicht ordnungsgemäß an den FPGA ausgegeben werden.
  • Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:
  • Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Active Serial (AS), Active Parallel (AP), Passive Serial (PS), Fast Passive Parallel (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei neu und programmieren Sie sie um und überprüfen Sie das Konfigurationsgerät oder Flash mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der DCLK- und DATA-Leitungs/Bus-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

    Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    1. Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    2. Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    3. Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA-Ende ermittelt wurden

    4. Geben Sie an, ob Sie konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    5. Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktiver Paralleler (AP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der richtigen AP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird/li>

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität von DCLK-, DATA-Bus- und Flash-Steuerungssignalen

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass die Byte-Adresse der Konfigurationsdaten während der Generierung der Programmierdatei auf 0x020000 gesetzt ist. Die Standardmäßige Boot-Adresse der Konfiguration ist 0x010000 in 16-Bit-Word-Adressierung, wurde 0x020000 8-Bit-Byte-Adressierung im unterstützten Flash-Speichergerät entspricht

Die falsche Adresseinstellung in der Programmierdatei veranlasst den FPGA, die falschen/ungültigen Daten aus dem parallelen Flash zu lesen

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Bussignalen, die am FPGA-Ende erfasst wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktive serielle Schnittstelle (AS)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie das Konfigurationsgerät mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der NCS-, DCLK- und DATA-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Konfigurationsgerät-Teilenummer, die Sie bei Auftreten dieses Probleme verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der im Gerätehandbuch empfohlenen Einrichtung angeschlossen. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der von Ihnen verwendeten Quartus II Software und die Fehlermeldung werden im Meldungsfenster angezeigt, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Passive serielle (PS), schnelle passive Parallele (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten PS/FPP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der DCLK-, DATA-Leitung/Bus- und Flash-Steuerungssignale.

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass kein externes Gerät den nSTATUS-Pin antreibt.

Wenn Sie den nSTATUS-Pin mit einem externen Gerät verwenden, wird der Pin unerwartet auf einen Niedrigen gesteckt, was den Konfigurationsprozess unterbricht.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Aktive serielle Schnittstelle (AS)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AS-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie das Konfigurationsgerät mithilfe der neuen Programmierdatei.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der NCS-, DCLK- und DATA-Signale und stellen Sie sicher, dass zwischen dem FPGA und dem Konfigurationsgerät Aktivität auf diesen Signalen besteht.

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte.

Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Konfigurationsgerät-Teilenummer, die Sie bei Auftreten dieses Probleme verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

JTAG

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    MSEL-Pins sind mit VCC oder Erdung verbunden. Lassen Sie die MSEL-Pins nicht gleiten.

    Die nCE-, nCONFIG-, nSTATUS-, CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Strategie

Auswirkungen

Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu.

Die neueste Quartus II Software könnte das Problem beheben.

Überprüfen Sie die Signalintegrität der dedizierten JTAG-Signale

Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.

Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte.

Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie verwenden, und die Fehlermeldung, die im Nachrichtenfenster angezeigt wird, wenn dieses Problem aufgetreten ist

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von nCONFIG-, nSTATUS-, TDO-, TDI- und TCK-Signalen, die am FPGA-Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Passive serielle (PS), schnelle passive Parallele (FPP)

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten AP/PS/FPP-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass alle Timing-Spezifikationen erfüllt sind

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und programmieren Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software könnte das Problem beheben.
Überprüfen Sie die Signalintegrität der DCLK-, DATA-Leitung/Bus- und Flash-Steuerungssignale. Rauschgeräusche in den Linien/Bus unterbrechen den Konfigurationsprozess und führen zu Datenstörungen. Wenn die Daten während der Konfiguration beschädigt wurden, erkennt der FPGA einen Konfigurationsfehler und zieht den nSTATUS-Pin niedrig.
Stellen Sie sicher, dass keine Kapazitätsauslastung oder ein externes Gerät vorhanden ist, das die Verzögerung auf dem CONF_DONE Stift könnte. Das Verzögern oder Laden der CONF_DONE Stiftkontakte würde dazu führen, dass der CONF_DONE innerhalb des gültigen Zeitfensters nicht hoch erhöht wird.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA und die Flash-Geräte-Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG- und nSTATUS-Pins werden entsprechend der empfohlenen Einrichtung im Gerätehandbuch angeschlossen. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Überprüfen Sie den Lötkontakt zwischen dem FPGA und der Mainboardoberfläche. Die Pins nCONFIG und nSTATUS werden nicht freigegeben, wenn der FPGA nicht korrekt eingeschaltet ist oder der FPGA die POR nicht erfolgreich beendet.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Spannung (z. B. Kernspannung, Konfigurationsspannung) wird von der Hochfahrstufe aus hochgefahren

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der AS-Konfigurationseinstellung verbunden

    Die dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstanden erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass das Programmierkabel korrekt eingeschaltet und mit dem FPGA verbunden ist. Der Quartus® II Programmierer kann keine Informationen von/zum EPCS-Gerät lesen/schreiben, wenn das Netzteil oder die Schnittstelle nicht stabil sind.
Überprüfen Sie, ob das EPCS-Gerät über ein AS-Programmierkabel programmiert werden kann. Dies soll die Funktionalität des EPCS-Geräts gewährleisten. Überspringen Sie diesen Schritt, wenn Sie aufgrund der Hardwarebeschränkungen nicht in der Lage sind, mit einem AS-Programmierkabel zu testen.
Stellen Sie sicher, dass das SFL-Bild im FPGA vorhanden ist, bevor das EPCS-Gerät programmiert wird. Wenn die SFL-Brücke im FPGA nicht vorhanden ist, kann der Quartus II Programmierer nicht auf die ASMI-Schnittstelle im FPGA zugreifen, um das EPCS-Gerät zu programmieren.
Nachdem das SFL-Image auf die FPGA konfiguriert ist, versucht das Gerät, eine automatische Erkennung im Quartus II Programmierer durchzuführen, ohne dass ein Stromwechsel erfolgt. Wenn nur der FPGA erkannt wird, bedeutet dies, dass der Quartus II Programmierer über die SFL-Bridge nicht auf die ASMI-Schnittstelle des FPGA zugreifen kann, oder der Quartus II Programmierer die Schnittstelle zwischen dem EPCS und dem FPGA über das ASMI nicht erkennen kann. Überprüfen Sie das Netzteil und die Schnittstelle beider Geräte oder verwenden Sie die SFL der neuesten Quartus II Softwareversion Wenn sowohl FPGA als auch EPCS erkannt werden, handelt es sich höchstwahrscheinlich um ein Problem mit der Signalintegrität. Überprüfen Sie die Signalintegrität der DATA0-, DCLK-, NCS- und ASDO-Pins. Rauschgeräusche an diesen Signalstellen unterbrechen den EPCS-Programmierprozess

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Die EPCS-Dichte (z. B. EPCS64 oder EPCS128), die Sie bei Auftreten dieses Problems verwendet haben

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

    Stellen Sie sicher, dass das unterstützte Flash-Gerät verwendet wird

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass das Programmierkabel korrekt eingeschaltet und mit dem FPGA verbunden ist. Der Quartus® II Programmierer kann keine Informationen von/zum Flash-Gerät lesen/schreiben, wenn das Netzteil oder die Schnittstelle nicht stabil sind.
Stellen Sie sicher, dass das PFL-Image im MAX II CPLD oder im FPGA vorhanden ist, bevor das Flash-Gerät programmiert wird. Wenn die PFL-Bridge in der MAX II CPLD oder im FPGA nicht vorhanden ist, kann die Quartus II Software nicht auf das Flash-Gerät zugreifen
Nachdem das PFL-Image auf die FPGA konfiguriert ist, versucht das Gerät, ohne Stromwechsel die automatische Erkennung im Quartus II Programmierer durchzuführen. Wenn nur FPGA erkannt wird, bedeutet dies, dass der Quartus II Programmierer über die PFL-Bridge nicht auf das Flash-Gerät zugreifen kann. Überprüfen Sie das Netzteil und die Schnittstelle zwischen der MAX II CPLD oder FPGA und den Flash-Geräten, oder verwenden Sie die PFL von der neuesten Quartus II Softwareversion. Wenn sowohl FPGA als auch das EPCS erkannt werden, ist dies höchstwahrscheinlich ein Signalintegritätsproblem. Überprüfen Sie die Signalintegrität der DATA-Leitung/Bus, DCLK, der Steuersignalstifte. Rauschgeräusche an diesen Signalstellen unterbrechen den Flash-Programmiervorgang

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Das Flash-Gerät (z. B. Numonyx 512 MB, Spansion 128 MB usw.), das Sie bei Auftreten dieses Problems verwendet haben

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Die Quartus® II Bitstream-Generation könnte zu diesem Problem beitragen. Laden Sie die neueste Version der Quartus II Software herunter. Erstellen Sie die Programmierdatei neu und konfigurieren Sie die FPGA oder Neuprogrammierung und überprüfen Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass sich die CONF_DONE-Pin nicht verzögert.

    Stellen Sie sicher, dass auf der CONF_DONE-Leiterbahn keine zusätzliche Kapazität geladen wird

    Verwenden Sie die Advanced-Option-Bit-Einstellung, um die Bitstream-Pad-Bytes nach dem Gerät hinzuzufügen

    Verwenden Sie für die AS-Konfiguration die Biteinstellung advance option, um die CONF_DONE Fehlerüberprüfung zu deaktivieren oder die Anzahl der Programmlängen zu ändern.

Eine Verzögerung der CONF_DONE führt dazu, dass das Gerät das fenster CONF_DONE erkennen und ein Konfigurationsfehler auftritt Hinweis: Wenn die CONF_DONE Fehlerüberprüfung deaktiviert ist, überprüft die FPGA nicht, ob die CONF_DONE innerhalb des gültigen Zeitfensters korrekt ansteigt.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Fügen Sie die unkomprimierten und komprimierten Programmierdateien bei.

    Eine Beschreibung des Beginns des Fehlversagens und der Fehlersymptome. z. B. begann die Konfiguration zu Beginn/am Ende des Programmierzyklus zu versagen.

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die MSEL-Pins sind gemäß Gerätehandbuch mit der korrekten MSEL-Einstellung verbunden

    Die nCE-, nCONFIG-, nSTATUS- und CONF_DONE-Pins sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Die Quartus® II Bitstream-Generation könnte zu diesem Problem beitragen. Laden Sie die neueste Version der Quartus II Software herunter. Erstellen Sie die Programmierdatei neu und konfigurieren Sie die FPGA oder Neuprogrammierung und überprüfen Sie den Flash-Speicher mithilfe der neuen Programmierdatei. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass sich die CONF_DONE-Pin nicht verzögert.

    Stellen Sie sicher, dass auf der CONF_DONE-Leiterbahn keine zusätzliche Kapazität geladen wird

    Verwenden Sie die Advanced-Option-Bit-Einstellung, um die Bitstream-Pad-Bytes nach dem Gerät hinzuzufügen

    Verwenden Sie für die AS-Konfiguration die Biteinstellung advance option, um die CONF_DONE Fehlerüberprüfung zu deaktivieren oder die Anzahl der Programmlängen zu ändern.

Eine Verzögerung der CONF_DONE führt dazu, dass das Gerät das fenster CONF_DONE erkennen und ein Konfigurationsfehler auftritt Hinweis: Wenn die CONF_DONE Fehlerüberprüfung deaktiviert ist, überprüft die FPGA nicht, ob die CONF_DONE innerhalb des gültigen Zeitfensters korrekt ansteigt.
Stellen Sie sicher, dass das Gerät erfolgreich schlüsselprogrammiert ist, bevor Sie die Konfiguration mit der verschlüsselten Datei durchführen. Wenn der Schlüssel nicht im Gerät vorhanden ist, kann das Gerät die verschlüsselte Datei nicht entschlüsseln
Stellen Sie sicher, dass der gleiche Schlüssel für die Dateiverschlüsselung und das Programm des Geräts verwendet wird Wenn der Schlüssel nicht kompatibel ist, kann das Gerät die verschlüsselte Datei nicht entschlüsseln

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Fügen Sie die unkomprimierten und komprimierten Programmierdateien bei.

    Eine Beschreibung des Beginns des Fehlversagens und der Fehlersymptome. z. B. begann die Konfiguration zu Beginn/am Ende des Programmierzyklus zu versagen.

    Eine Aufnahme von nCONFIG-, nSTATUS-, DCLK- und DATA-Leitungs-/Bussignalen, die am FPGA Ende untersucht wurden

    Geben Sie an, ob Sie Konfigurationen mit einem oder mehreren Geräten durchführen. Für die Konfiguration mit mehreren Geräten hören Sie bitte die in der Kette verbundenen Geräte auf.

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass das Gerät nicht mit dem nichtflüchtigen Schlüssel programmiert ist, bevor Sie die Programmierung für flüchtigen Schlüssel durchführen Sobald ein nichtflüchtiger Schlüssel (einmal programmierbar) in das Gerät programmiert wurde, kann Sie keinen flüchtigen Schlüssel programmieren.
Stellen Sie sicher, dass der VCCBAT ordnungsgemäß eingeschaltet ist Das VCCBAT ist ein dediziertes Netzteil für flüchtigen Schlüsselspeicher. Das volatile Register wird nicht hochgefahren, wenn kein VCCCBAT-Angebot vorhanden ist.
Stellen Sie sicher, dass das gleiche Setup (gleiches Mainboard, Download-Kabel und die Quartus II Softwareversion) die JTAG-Programmierung durchführen kann, bevor Sie die Volatile-Key-Programmierung durchführen Wenn die JTAG-Programmierung fehlschlägt, handelt es sich nicht um einen spezifischen, flüchtigen Schlüssel-Programmierfehler.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die nCE-, nCONFIG-, nSTATUS-CONF_DONE- und dedizierten JTAG-Pins (TCK, TMS, TDO, TDI) sind entsprechend der empfohlenen Einrichtung im Gerätehandbuch verbunden. Wenn Pull-up-/Pull-down-Widerstande erforderlich sind, stellen Sie sicher, dass die Widerstandswerte korrekt sind.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Laden Sie die neueste Version der Quartus® II Software herunter. Erstellen Sie die Programmierdatei erneut und konfigurieren Sie die FPGA mithilfe der neuen Programmierdatei neu. Die neueste Quartus II Software hat möglicherweise die Fehlerbehebung
Stellen Sie sicher, dass das Gerät nicht mit dem nichtflüchtigen Schlüssel programmiert ist, bevor Sie die Programmierung für flüchtigen Schlüssel durchführen Sobald ein nichtflüchtiger Schlüssel (einmal programmierbar) in das Gerät programmiert wurde, kann Sie keinen flüchtigen Schlüssel programmieren.
Stellen Sie sicher, dass die nichtflüchtige Programmierfrequenz (JTAG TCK-Frequenz) den Spezifikationen entspricht Die nicht regulierte JTAG TCK-Frequenz würde die Poly-Fuse-Programmierung unterbrechen.
Stellen Sie sicher, dass das richtige Download-Kabel (z. B. Ethernet Blaster- oder JTAG-Technik) für die nichtflüchtige Schlüsselprogrammierung verwendet wird. Ein nicht unterstütztes Downloadkabel ermöglicht nicht die Programmierung des nichtflüchtigen Schlüssels
Stellen Sie sicher, dass das gleiche Setup (gleiches Mainboard, Download-Kabel und die Quartus II Softwareversion) die JTAG-Programmierung durchführen kann, bevor Sie die Volatile-Key-Programmierung durchführen Wenn die JTAG-Programmierung fehlschlägt, handelt es sich nicht um einen spezifischen, flüchtigen Schlüssel-Programmierfehler. Hinweis: Kehren Sie zur ersten Seite der Konfigurationsproblembehandlung zurück, um JTAG-ähnliche Fehler auszuwählen.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot der Fehlermeldung, die im Quartus II Nachrichtenfenster angezeigt wird

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Checkliste

Bevor Sie mit der weiteren Fehlerbehebung Ihres Problems fortfahren, empfehlen wir Ihnen, diese Checkliste zu verwenden, um zu überprüfen, ob Sie die empfohlene Konfigurationseinrichtung in Ihrem Design befolgt haben.

    Die Netzteile werden gemäß Gerätedatenblatt auf das entsprechende Spannungsniveau hochgefahren und sind während des Betriebs stabil

Debug-Strategien

Die folgende Tabelle listet einige empfohlene Debug-Strategien auf, um die Ursachen des Problems einzugrenzen. Es wird empfohlen, jede Strategie zu durchlaufen und die Verifizierung entsprechend durchzuführen.

Auswirkungen auf die Strategie
Stellen Sie sicher, dass Sie den Remote-Update-Block in Ihrem Design aktiviert haben Wenn der Remote-Update-Block nicht aktiviert ist, kann Sie die Remote-Update-Funktion nicht verwenden
Stellen Sie sicher, dass Ihre Benutzerlogik den Angaben im Benutzerhandbuch für altremote_update Megafunction entspricht (lesen Sie im Gerätehandbuch, wie Sie den Remote-Update-Block in Ihrem Design aktivieren können) Einige der Benutzeroberfläche arbeitet möglicherweise nicht korrekt, wenn Sie zu anderen Anwendungsabbildungen wechseln
Stellen Sie sicher, dass Sie die richtige Startadresse für Ihre Anwendungsseite zugewiesen haben. Weitere Informationen zur Zuweisung der richtigen Startadresse finden Sie im Handbuch und in den zugehörigen Anwendungshinweisen. Das Gerät kann das entsprechende Image nicht laden, wenn die Startadresse der Anwendung fälschlicherweise zugewiesen wird
Stellen Sie sicher, dass die Startadresse Ihrer Anwendungsseite korrekt in die Fernaktualisierungsschaltkreise geschrieben wird. Verwenden Sie die richtige Param[2.0], setzen Sie write_param für einen Taktzyklus ein und stellen Sie sicher, dass die Daten auf dem data_in Eingabebus stabil sind, bevor write_param bestätigt wird. Das Gerät kann das entsprechende Anwendungsbild nicht laden, wenn die Startadresse des Anwendungsbilds falsch geschrieben wurde
Stellen Sie sicher, dass Sie die Neukonfigurationseingabe von altremote_update für mindestens einen Taktzyklus auslösen. Im Handbuch oder Benutzerhandbuch finden Sie die zugehörigen Spezifikationen (falls vorhanden) zur Neukonfiguration des Eingabeports altremote_update Megafunction Auf diese Weise wird sichergestellt, dass das Gerät die nCONFIG-positiven Flanken erkennen kann, um die Neukonfiguration zu starten.

Falls Ihr Problem weiterhin besteht, kann Sie sich für weitere Unterstützung an unseren technischen Support über mySupport wenden. Nachdem Sie eine Serviceanfrage an mySupport eingereicht haben, geben Sie bitte die folgenden Informationen an:

    Die Version der Quartus II Software, die Sie bei Auftreten dieses Problems verwendet haben

    Die FPGA Teilenummer, die Sie bei Auftreten dieses Problems verwendet haben

    Ein Screenshot von SignalTap II am Startadressen-Schreibvorgang des Anwendungsbilds

    Taktfrequenz für die altremote_update Megafunktion

    Geben Sie Ihre Beobachtung an, nachdem Sie die empfohlenen Debug-Strategien durchgeführt haben

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.