Konfigurationsvergleich

Einen Vergleich der verschiedenen Konfigurationsschemata finden Sie in Tabelle 1.

Tabelle 1. Allgemeiner Vergleich für die verschiedenen Konfigurationsschemata

Notizen:

1. Verschiedene Geräte, die dasselbe Konfigurationsschema verwenden, unterstützen möglicherweise einen anderen externen Controller und/oder ein anderes Konfigurationsgerät. Weitere Informationen finden Sie im Konfigurationskapitel des jeweiligen Intel® FPGA-Bausteins im Konfigurationshandbuch.
2. Die Konfigurationszeit wird als relativer Vergleich dargestellt und dient nur als allgemeine Richtlinie. Die Konfigurationszeit variiert für verschiedene Konfigurationsschemata und hängt von der Größe der Konfigurationsdatei, der Breite der Konfigurationsdaten, der Frequenz der Fahruhr und der Flash-Zugriffszeit ab.

Aktive und passive Konfigurationsschemata

Im Allgemeinen werden Intel® FPGA-Konfigurationsschemata in aktive Konfigurationsschemata oder passive Konfigurationsschemata kategorisiert. In den aktiven Konfigurationsschemata steuert das Gerät den Konfigurationsprozess und ruft die Konfigurationsdaten von einem externen Speichergerät ab. Aktiv seriell (AS) und aktiv parallel (AP) sind aktive Konfigurationsschemata. Das Speichergerät ist ein EPCQ-Gerät (Serial Configuration) für die AS-Konfiguration und ein unterstützter paralleler Flash-Speicher für die AP-Konfiguration.

In den passiven Konfigurationsschemata steuert das Konfigurationsgerät den Konfigurationsprozess und liefert die Konfigurationsdaten. Das Konfigurationsgerät kann ein externer intelligenter Host sein, z. B. ein PC, ein Mikroprozessor oder eine CPLD der MAX-Serie. Passiv seriell (PS), schnell passiv parallel (FPP) und JTAG sind passive Konfigurationsschemata.

Externer Speicher und/oder Konfigurationsgerät

Alle Konfigurationsschemata erfordern entweder einen externen Speicher oder ein Konfigurationsgerät. Diese externen Geräte sind erforderlich, um Konfigurationsdaten zu speichern und/oder den Intel® FPGA zu konfigurieren, wenn ein bestimmtes Konfigurationsschema verwendet wird. Ein externes Speichergerät kann beispielsweise ein EPCQ-Gerät (Serial Configuration) oder ein unterstütztes paralleles Flash-Speichergerät sein. Ein Konfigurationscontroller kann ein Mikroprozessor oder eine beliebige CPLD der MAX-Serie sein. Beachten Sie, dass verschiedene Konfigurationsschemata von verschiedenen externen Speichern und/oder Konfigurationsgeräten unterstützt werden. Die CPLD der MAX-Serie unterstützt Parallel Flash Loader Intellectual Property (IP), um CFI-Flash-Speichergeräte (Common Flash Interface) über die JTAG-Schnittstelle zu programmieren, und bietet die Logik zur Steuerung der Konfiguration (Passive Serial und Fast Passive Parallel) vom Flash-Speichergerät bis zum Intel® FPGA.

• Parallel Flash Loader für Max II CPLDs
• AN 386: Verwendung des Parallel-Blitzladers MAX® II mit der Software Quartus® II
• Whitepaper zur Konfiguration des Konfigurationscontrollers der MAX-Serie mit Flash-Speicher

Breite des DATA-Busses

Die Breite des DATA-Busses bestimmt die Anzahl der pro DCLK-Zyklus übertragenen Bits für das Konfigurationsschema. Im Allgemeinen können die Konfigurationsschemata auch entweder in seriellen Konfigurationsschemata oder parallelen Konfigurationsschemata gruppiert werden. Serielle Konfigurationsschemata übertragen 1 Bit pro DCLK-Zyklus. PS, AS und JTAG sind serielle Konfigurationsschemata. Auf der anderen Seite übertragen parallele Konfigurationsschemata mehr als 1 Bit pro DCLK-Zyklus. Die FPP-Konfigurationsschemata übertragen 8, 16 und 32 Bit pro DCLK-Zyklus. Das AP-Konfigurationsschema überträgt 16 Bit pro DCLK-Zyklus. Im Allgemeinen trägt die höhere Anzahl der pro DCLK-Zyklus übertragenen DATA-Bits zu einer kürzeren Konfigurationszeit bei.

Relative Konfigurationszeit

Der Konfigurationszyklus besteht aus drei Phasen: Zurücksetzen, Konfiguration und Initialisierung. Die relativen Konfigurationszeiten beziehen sich hier nur auf die Konfigurationsphase. Die Zeit, die das Gerät benötigt, um in den Benutzermodus zu wechseln, ist tatsächlich länger.

Die Konfigurationszeit variiert für verschiedene Konfigurationsschemata und hängt von der Größe der Konfigurationsdatei, der Breite der Konfigurationsdaten, der Frequenz der Fahruhr und der Flash-Zugriffszeit ab. Sie können die relative Konfigurationszeit zwischen verschiedenen Konfigurationsschemata derselben Gerätefamilie und -dichte schätzen.

Die AS-Konfigurationszeit wird von der Zeit dominiert, die benötigt wird, um Daten vom EPCQ zum FPGA-Baustein zu übertragen. Die AS-Schnittstelle wird durch den FPGA-DCLK-Ausgang getaktet, der von einem internen Oszillator generiert wird. Die DCLK-Mindestfrequenz bei Verwendung des 40-MHz-Oszillators beträgt 20 MHz (50 ns). Die geschätzte maximale AS-Konfigurationszeit für ein EP3C10-Gerät lautet beispielsweise (2,5 MB unkomprimierte Daten) = RBF-Größe x (maximale DCLK-Periode / 1 Bit pro DCLK-Zyklus) = 2,5 Mb x (50 ns / 1 Bit) = 125 ms.

Im Allgemeinen haben die FPP-Konfigurationsschemata die kürzesten Konfigurationszeiten. Bei allen FPP-Schemata wird die Konfigurationsfrequenz vom externen Gerät gesteuert. Die KONFIGURATIONSSCHEMATA AS, PS und JTAG haben eine relativ langsamere Konfigurationszeit. Die relative Konfigurationszeit ist jedoch nur eine Schätzung. Die tatsächliche Konfigurationszeit hängt stark von der Breite der Konfigurationsdaten, der Konfigurationshäufigkeit, mit der das Gerät getaktet wird, der Größe der Konfigurationsdatei und der Flash-Zugriffszeit ab.

Unterstützung für CLKUSR-Funktion

Bei einigen Geräten ist der CLKUSR-Pin ein optionaler Pin, der einen vom Benutzer bereitgestellten Takt eingibt, um die Initialisierung eines oder mehrerer Geräte nach der Konfiguration zu synchronisieren. Mit dieser Funktion können ein oder mehrere Geräte gleichzeitig in den Benutzermodus wechseln. Dieser Pin wird durch Aktivieren der Option Enable user-provided start-up clock (CLKUSR) in der Software Quartus® Prime oder Quartus II aktiviert.

Weitere Informationen finden Sie im Konfigurationskapitel des jeweiligen Intel® FPGA-Bausteins im Konfigurationshandbuch.

Skalierbarkeit

Die Intel® FPGA EPCS-Bausteine (PDF) und EPCQ-Bausteine (PDF) unterstützen eine Einzelgeräte-Konfigurationslösung für Die FPGAs der Serien Stratix® (mit Ausnahme von Stratix und Stratix® GX), Arria® und Cyclone®.

Um das geeignete Konfigurationsgerät auszuwählen, müssen Sie den gesamten Konfigurationsspeicherplatz bestimmen, der für Ihren Ziel-FPGA oder Ihre FPGAs-Kette erforderlich ist. Wenn Sie eine Kette von FPGAs konfigurieren, müssen Sie die Größe der Konfigurationsdatei für jeden FPGA hinzufügen, um den insgesamt benötigten Konfigurationsspeicherplatz zu bestimmen.