Häufig gestellte Fragen zur EMIF-Kalibrierung, bekannte Probleme und Checkliste

FAQs und eine Checkliste werden zur Fehlerbehebung von EMIF-Kalibrierungsproblemen mit externen Speicherschnittstellen bereitgestellt.

Diese Richtlinie soll Ihnen bei der Fehlerbehebung bei der Fehlersuche bei der Kalibrierung für externe Speicherschnittstellen helfen, die UniPHY auf Intel® FPGA Geräten verwenden. Dies dient als erster Schritt zur Fehlersuche am Design, bevor technische Unterstützung vom werkseitigen Anwendungsteam in Anspruch genommen wird. Anhand dieses Leitfadens können Sie mögliche Ursachen für fehlgeschlagene Kalibrierungen ermitteln. Obwohl diese Richtlinie nicht jeden möglichen Fall abdeckt, identifiziert sie eine Mehrheit der Bedingungen, die zu einem Kalibrierungsfehler führen können.

Häufig gestellte Fragen zu grundlegenden UniPHY IP-bezogenen Parametern, die sich auf die Kalibrierung auswirken

Ja. Die Kalibrierung ist platinenspezifisch und erfordert die korrekte Eingabe der Karteneinstellung. Führen Sie eine Board-Trace-Simulation aus, um die Verzögerungen der Board-Leiterbahnen zu bestimmen und korrekt einzugeben.

Wählen Sie den Faktor "Setup and Hold Derating" entsprechend den Angaben im Datenblatt des Speicheranbieters.

Ja. Die Kalibrierung schlägt fehl, wenn Sie den falschen addr/cmd-Skew haben. Die Kalibrierung schlägt beim ersten Lesen fehl.

Falsche Timing-Parameter wie CAS-Latenz, Adresse und Befehl zum Schreiben der Datenausrichtung können dazu führen, dass die Kalibrierung fehlschlägt. Es schlägt während der Kalibrierungsphase der Schreiblatenz für UniPHY fehl.
Der Speicherparameter muss der spezifischen Betriebsgeschwindigkeit des Designs folgen und nicht der Speichergeschwindigkeit.

Ja, Sie sollten die IP immer neu generieren, wenn Sie von einer Version der Quartus Prime- oder Quartus II-Software zu einer anderen wechseln. Damit soll sichergestellt werden, dass das Projekt über die richtige Version von UniPHY und Controller verfügt. Sie haben den neuesten UniPHY, aber Sie haben immer noch den alten Controller, wenn die IP nicht regeneriert wird.

Nein. Sie können jedoch die Phaseneinstellung in der GUI ändern, um den Taktversatz ausgewogener zu gestalten.

Es könnte sein. Stellen Sie sicher, dass Sie die Auswirkungen der spezifischen Überbeschränkungen auf die EMIF-Funktionalität vollständig verstehen, bevor Sie die Einschränkung für das Design implementieren.

Lassen Sie die Option "löschen" los, bevor die Tri-State-Einstellung den Kalibrierungsfehler für Geräte der Nicht-V-Serie beeinflusst. So überprüfen Sie, ob die Version vor der Tri-State-Einstellung gelöscht wird: Assembler>Settings>release wird vor Tri-States gelöscht.
Wenn dies nicht im "Aus"-Stadium ist, fügen Sie bitte die folgende Zuordnung in die QSF-Datei ein:
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF" Sowohl die Einstellung als auch der Standardwert sollten "off" (aus) sein.

Ja. Portdefinition und -zuweisung sind in VHDL wichtig, da eine falsche Definition dazu führt, dass die Quartus Prime- oder Quartus II-Software die Ports nicht richtig verbinden kann. Dies kann dazu führen, dass das Design nicht aus der Kalibrierung herauskommt.

FAQs zu grundlegenden Board-Designs, die sich auf die Kalibrierung auswirken

Ja. Ein schlecht gestaltetes Board-Layout führt zu Kalibrierungsfehlern. Befolgen Sie beim Entwerfen des Mainboards die Richtlinien für das Mainboard-Layout.

Rauschen oder Jitter von einer anderen Schnittstelle oder einem anderen Betrieb können das Schnittstellensignal beschädigen. Debuggen Sie immer in leisem Zustand oder schalten Sie alle anderen Operationen auf der Platine aus und führen Sie das Standalone-Design aus, bei dem das Problem auftritt.

Der CK muss länger als der DQS sein, da nur die DQS-Signale während der Kalibrierung angepasst (verzögert) werden können.

Nein. Intel FPGA empfiehlt, mem_reset_n überhaupt nicht zu beenden. Die Micron-Spezifikation erwähnt auch keine Klimmzüge oder Pull-Downs. Bitte bestätigen Sie, dass der Board-Abschluss den JEDEC-Spezifikationen entspricht.

Wenn Sie 2 verschiedene Speichergeräte (austauschbar) auf derselben Platine verwenden, verwenden Sie den Worst-Case-Wert von beiden Speicherschnittstellen in den GUI-Parametern für Speichergerät und PCB-Umgebung.

Nein. Bitte stellen Sie sicher, dass die Vtt ordnungsgemäß terminiert und entkoppelt ist.

Bekannte Probleme, die zu Kalibrierungsfehlern geführt haben

Es könnte sein. Bitte stellen Sie sicher, dass Sie über die neueste Siliziumversion verfügen, die den fPLL-Fix enthält. Andernfalls überprüfen Sie bitte das PLL-Phasdone und das Sperrsignal. Wenn das niedrig bleibt, hängt es mit dem globalen PLL-Problem zusammen.

Es könnte sein. Dieses Problem kann in jeder Phase des Kalibrierungsprozesses zu Fehlern führen. Dieses Problem wurde in Quartus II Version 13.1 und 14.0 über Patches behoben.

Bekannte Probleme, die in früheren Softwareversionen behoben wurden

Dieses Problem hat bisher keinen Kalibrierungsfehler verursacht. Zur Bestätigung müssen Sie das dll_delayctrlout Signal in Signal Tap routen und den Übergang beobachten, wenn die Lesedaten von Read FIFO beschädigt sind. Dieses Problem wurde in Quartus® II Version 13.0SP1 DP5 behoben.

Das Problem mit dem HMC-IOREG-Lesefehler verursacht keinen Kalibrierungsfehler. Dieses Problem wurde in Quartus® II Version 13.0SP1 DP5 (Arria® V und Cyclone® FPGA) und 13.1 (Arria V SoC und Cyclone® V SoC) und höher behoben.

Eine ältere Kalibrierungssequenz für den DM-Pin ist nicht optimal, was zu einem Kalibrierungsfehler führen kann. Überprüfen Sie den Kalibrierungsbericht auf das gültige Datenfenster für die DM-Pins. Wenn das Fenster für gültige Daten Null ist, hängt es mit diesem Problem zusammen. Aktualisieren Sie auf die Quartus Prime- oder Quartus II-Software v13.0 oder höher, um dieses Problem zu beheben.

Es könnte sein. Kunden, die Quartus II Version 13.1.1 und 13.1.2 verwenden, werden in Stufe1, Unterstufe 1 auf einen SDRAM-Kalibrierungsfehler stoßen. Dieses Problem wurde in Quartus II Version 13.1.3 behoben.

Es könnte sein. Dieses Problem kann zu einem Fehler im Kalibrierungsprozess führen, wenn der Kunde Quartus II Version 13.0 oder 13.0SP1 verwendet. Dieses Problem wurde in der Quartus Prime- oder Quartus II-Softwareversion 13.1 und höher behoben.

Wie kontaktiere ich den Support?

Im Folgenden sind die beiden Möglichkeiten aufgeführt, um Unterstützung zu erhalten:

Anleitungen zur Registrierung für das Intel® Premium-Support (IPS) für Intel® FPGA Programm

  • Grundlegende Design-/Projektinformationen mit Archivprojekt im Anhang.
  • Listen Sie die fehlgeschlagene Bedingung auf.
  • Bereiten Sie einen SignalTap*2 vor, der über die erforderlichen Signale verfügt.
  • Löst ein Kalibrierungsfehler-Signal für das Design aus, das die Kalibrierung nicht besteht.
  • Löst das Statusfehlersignal für den Entwurf aus, der den Lese-/Schreibtest nicht bestanden hat.
  • Verwenden Sie das Debug-Toolkit, um den Rand/das Fenster zu überprüfen. Generieren Sie den Debug-Bericht im Debug-Toolkit.
  • Listet alle Änderungen auf, die an den standardmäßigen UniPHY-Einschränkungen in der Serviceanfrage vorgenommen wurden.
  • Versuchen Sie, das Problem mit Intel FPGA Exmpale-Design zu reproduzieren.

Checkliste zur Fehlerbehebung bei Kalibrierungsfehlern

Anzahl

Frage

Ja/Nein

1.

Ist das Design in der Lage, die Zeit in der Quartus Prime- oder Quartus II-Software zu schließen? DDR-Timing sauber.

2.

Das Board-Layout folgt den Richtlinien für das Board-Layout im EMI-Handbuch.

3.

Die Pin-Platzierung im Design folgt den Pin-Richtlinien.

4.

Das Gerät und die Schnittstelle können die Konfiguration unterstützen, wie im spec estimator angegeben.

5.

Der Speicherparameter in der Quartus Prime- oder Quartus II-Software stellt die Betriebskonfiguration und den Betriebszustand genau dar.

6.

Die OCT- und ODT-Einstellungen sind korrekt.

7.

Setzen Sie für Single-Rank-DDR3 die GUI-Einstellung auf "Dynamic ODT Off" (Dynamisches ODT aus).

8.

Der korrekte Speicher-Timing-Parameter für die von Ihnen verwendete Schnittstelle wird in die Quartus Prime- oder Quartus II-Software eingegeben.

9.

Verfügen Sie über die genaue Board-Skews-Eingabe in den Quartus Prime- oder Quartus II-Software-Assistenten?

10.

Besteht das Problem in der vorherigen Version der Quartus Prime- oder Quartus II-Software?

11.

Generieren Sie die IP neu, wenn Sie die Quartus Prime- oder Quartus II-Softwareversion aktualisieren.

12.

Haben Sie versucht, den RTL-Sequenzer zu verwenden, wenn Nios® II Sequenzer für die RLDRAM II- oder QDR II-Schnittstelle fehlgeschlagen ist?

13.

Haben Sie die Spannungsversorgung überprüft, um sicherzustellen, dass alle Spannungspegel korrekt sind? Liste der Spannungen sind:

  • VCCIO (Begriffsklärung
  • VCCINT (Begriffsklärung)
  • VCCD_PLL
  • VCC
  • VTT
  • VREF

14.

Werden die Addr/Cmd-Signalabschlüsse korrekt durchgeführt?

15.

Ist die Addr/Cmd-Signalzentrale speicherseitig auf den Speichertakt ausgerichtet?

16.

Haben Sie einen schwebenden DM-Pin?

17.

Werden die OCT-Pinverbindungen und OCT-Regeln auf Ihrem Mainboard befolgt?

18.

Sind der Rup- und Rdn- oder Rzq-Pin sowohl auf der FPGA- als auch auf der Schnittstellenseite Ihres Mainboards richtig angeschlossen?

19.

Haben Sie irgendwelche UniPHY-Standardeinschränkungen geändert?

20.

Besteht das Problem nur auf dieser Leiterplatte oder auf einer Reihe von Leiterplatten?

21.

Besteht das Design bei unterschiedlichen Betriebstemperaturen?

22.

Beträgt der Skew zwischen den Signalen innerhalb jeder DQ-Gruppe 50 ps oder weniger?

23.

Überprüfen Sie, ob der Quartus Prime- oder Quartus II-Bericht eine Warnmeldung enthält.

24.

Besteht das Design bei Betrieb mit einer niedrigeren Betriebsfrequenz?

25.

Besteht das Design bei Verwendung von Speicher mit schnellerem Speicherteil?

26.

Führen Sie die Standalone-Schnittstelle aus, bei der ein Problem auftritt, und schalten Sie alle anderen Schnittstellen aus. Besteht es?

27.

Generieren Sie ein Beispieldesign mit denselben Geräte- und Speichereinstellungen und wenden Sie die gleiche Pinbelegung an. Besteht es?

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