FPGA BSDL-Unterstützung

Altera® stellt je nach programmierbarem Gerät BSDL-Dateien (Boundary Scan Description Language) für die Spezifikationen IEEE-Standard 1149.1, IEEE-Standard 1149.6 und IEEE-Standard 1532 bereit.

Einleitung

BSDL-Dateien (Boundary Scan Description Language) bieten eine Syntax, mit der das Gerät Boundary-Scan-Tests (BST) und In-System-Programmierbarkeit (ISP) ausführen kann. Die auf dieser Website verfügbaren IEEE-BSDL-Dateien werden für die Vorkonfiguration von BST verwendet. Sie können die BSDL-Datei unabhängig von der Geschwindigkeitsklasse oder Temperatur des Geräts verwenden.

Für BST nach der Konfiguration werden Generierungstools und Richtlinien im Abschnitt für BSDL-Tools bereitgestellt.

BSDL-Modelle werden mit den zum Zeitpunkt der Veröffentlichung verfügbaren Tools getestet. Die BSDL-Dateien werden mit verfügbaren Tools der folgenden Anbieter syntaxgeprüft: JTAG Technologies, ASSET Intertech - Agilent Technologies, Corelis, GÖPEL Electronic und Temento Systems.

IEEE 1149.6-Modelle

Altera® stellt die folgenden IEEE 1149.6 BSDL-Modelle für die aufgelisteten Gerätefamilien für Boundary-Scan-Tests (BST) vor der Konfiguration bereit. Die Modelle unterstützen den IEEE 1149.6-Standard mit der Ausnahme, dass die SAMPLE-Anweisung nicht für alle HSSI-Pins unterstützt wird. Die Modelle sind dichte- und paketspezifisch. Sie können das BSDL-Modell unabhängig von der Geschwindigkeitsklasse oder Temperatur des Geräts verwenden. Besuchen Sie die verknüpften BSDL-Gerätefamiliensammlungen, um auf die BSDL-Modelle zuzugreifen.

Gerätereihe1

Teilenummer-Präfix

Agilex™ 72

AGF, AGI, AGM
Agilex™ 52 A5E

Stratix® 10 (siehe auch IEEE 1149.1 für HPS)

1S

Arria® 10 (siehe auch IEEE 1149.1 für HPS)

10A

Cyclone® 10 GX

10CX

Stratix® V

5S

Arria® V GZ

5AGZ

Cyclone® IV GX

EP4CGX

Arria® II GX

EP2AGX

Notizen:

  1. Für Legacy-Gerätefamilien – besuchen Sie bitte die jeweiligen Legacy-Geräte-Support-Sammlungen.
  2. Wenn Sie bei Agilex-Geräten™ vor der Konfiguration den Boundary-Scan-Test durchführen müssen, müssen Sie beim Einschalten des Geräts die MISCCTRL-Anweisung ausführen, um die BST-Schaltung zu aktivieren. Siehe das Thema im Agilex™ JTAG Boundary Scan Testing Benutzerhandbuch.
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IEEE 1149.1-Modelle

Altera® stellt die folgenden IEEE 1149.1 BSDL-Modelle für die aufgeführten Gerätefamilien für Boundary-Scan-Tests (BST) vor der Konfiguration bereit. Die Modelle sind dichte- und paketspezifisch. Sie können das BSDL-Modell unabhängig von der Geschwindigkeitsklasse oder Temperatur des Geräts verwenden. Besuchen Sie die verknüpften BSDL-Gerätefamiliensammlungen, um auf die BSDL-Modelle zuzugreifen.

Gerätereihe1

Art

Teilenummer-Präfix

Stratix® 10 SX/ST HPS (siehe auch IEEE 1149.6)

FPGA/HPS

1SX/1ST

Stratix® IV

FPGA

EP4S

Stratix® III

FPGA

EP3S

Arria® 10 (siehe auch IEEE 11.49.6)

FPGA/HPS

10AS

Arria® V

FPGA

5A
Arria® II GX FPGA EP2AGX

Arria® II GZ

FPGA

EP2AGZ

Cyclone® 10 LP

FPGA

10CL

Cyclone® V

FPGA

5C

Cyclone® IV

FPGA

EP4C

Cyclone® III

FPGA

EP3C

Cyclone® II

FPGA

EP2C

MAX® 10 FPGAs

FPGA

10 MB

MAX® V

CPLD

5 Mio.

MAX® II

CPLD

EPM (EPM)

Konfigurationsgerät

Konfiguration

EPÜ

Notizen:

  1. Für Legacy-Gerätefamilien – besuchen Sie bitte die jeweiligen Legacy-Geräte-Support-Sammlungen.
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IEEE 1532 Modelle und Tools

Altera® stellt die folgenden IEEE 1532 BSDL-Modelle für die aufgeführten Gerätefamilien für Boundary-Scan-Tests (BST) vor der Konfiguration bereit. Die Modelle sind dichte- und paketspezifisch. Sie können das BSDL-Modell unabhängig von der Geschwindigkeitsklasse oder Temperatur des Geräts verwenden. Besuchen Sie die verknüpften BSDL-Gerätefamiliensammlungen, um auf die BSDL-Modelle zuzugreifen.

Sie benötigen eine IEEE 1532 BSDL-Datei (Programmieralgorithmus) und eine systeminterne konfigurierbare (ISC) Datei (Programmierdaten), um die systeminterne Programmierbarkeit (ISP) auszuführen.

Methoden zum Generieren der ISC-Datei können dem Quartus® Prime Pro Edition Settings File Reference Manual, Kapitel über GENERATE_CONFIG_ISC_FILE entnommen werden.

Gerätereihe1

Teilenummer-Präfix

MAX® 10

10 MB

MAX® V

5 Mio.

MAX® II

EPM (EPM)

Konfigurationsgerät

EPÜ

Notizen:

  1. Für Legacy-Gerätefamilien besuchen Sie bitte die jeweiligen Legacy-FPGA Geräte- und Produktsupport-Sammlungen.
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SVF zu ISC Konverter-Tools

TCL-Skripts werden verwendet, um ISC-Dateien (In System Configuration) mithilfe von SVF-Dateien (Serial Vector Format) zu generieren.

Gerätespezifisches Tool

 Beschreibung

MAX® 10 (FPGAs) SVF zu ISC Konverter

 Der ISC programmiert den MAX® 10 mithilfe der IEEE 1532 BSDL-Datei. Der Benutzer muss die IEEE 1532-Datei und auch die ISC-Datei herunterladen, um die MAX® 10-Geräte zu programmieren.

MAX® V (CPLDs) SVF zu ISC Konverter

 Dieses Skript ist nur auf MAX® V-Geräte ausgerichtet. Um das MAX®-V-Gerät mit dem IEEE 1532-Standard zu programmieren, benötigen Benutzer neben der IEEE 1532-BSDL-Datei auch die ISC-Datei. Dieses TCL-Skript generiert die ISC-Datei (In System Configuration) aus der SVF-Datei (Serial Vector Format).

EPC (Konfigurationsgeräte) SVF zu ISC Konverter

 Um das EPC-Gerät mit IEEE1532 Standard zu programmieren, benötigt der Benutzer neben der IEEE1532 BSDL-Datei auch die ISC-Datei, die die Daten oder das Design des Benutzers beschreibt. Normalerweise erhalten Benutzer die ISC-Datei von Quartus, aber derzeit unterstützt Quartus die Generierung von ISC-Dateien für EPC-Geräte aus bestimmten Gründen nicht. Es wird in Quartus 4.2 unterstützt. Bis dahin kann der Benutzer das Skript svf2isc verwenden, um die für die Programmierung erforderliche ISC-Datei zu generieren.
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BSDL-Tools für die Nachkonfiguration BST

Für Boundary Scan Testing (BST) nach der Konfiguration wird ein TCL-Skript verwendet, um die BSDL-Datei nach der Konfiguration basierend auf dem Design und der Pin-Zuweisung aus der Quartus® Prime PIN-Datei zu generieren. Die Ressourcen sind gerätefamilienspezifisch und umfassen das Generierungsskript-Tool und die Dokumentation.

Gerätefamilie1 Teilenummer Präfix

BSDL-Generator für Agilex™ 7 der F- und I-Serie nach der Konfiguration

 AGF, AGI
Stratix® 10 BSDL Creator nach der Konfiguration 1S
Arria® 10 BSDL-Generator nach der Konfiguration 10A
Cyclone® 10 LP, Cyclone® 10 GX BSDL-Generator nach der Konfiguration 10CL, 10CX
MAX® 10 BSDL Creator nach der Konfiguration 10 MB
MAX® V BSDL-Generator nach der Konfiguration 5 Mio.

Generierung von BSDL-Dateien in Quartus® II (Stratix® V, Stratix® IV, Arria® V, Arria® II, Cyclone® V, Cyclone® IV, Cyclone® III LS und MAX® V)

BSDL generieren (tcl)

 5S, EP4S, 5A, EP2A, 5C, EP4C, EP3C, 5M
BSDL-Customizer (Stratix® III, Cyclone® III, Cyclone® II, MAX® II) EP3S, EP3C, EP2C, EPM

Notizen:

1. Für Legacy-Gerätefamilien – besuchen Sie bitte die jeweiligen Legacy-FPGA Geräte- und Produktsupport-Sammlungen.
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Zugehörige Dokumentation

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