Artikel-ID: 000099598 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.08.2024

Warum wird rx_ready[i](i>0) der F-Tile PMA/FEC Direct PHY FPGA IP an 0 gebunden, wenn die Anzahl der PMA-Lanes auf mehr als eins gesetzt und pro PMA-Lanes TX- und RX-Bereitschaftssignal aktiviert ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1, rx_ready[i](i>0) der F-Tile PMA/FEC Direct PHY FPGA IP binden sich an 0, wenn die Anzahl der PMA-Lanes auf mehr als eine gesetzt ist, und aktivieren pro PMA-Lanes TX- und RX-Bereitschaftssignal.

    Lösung

    Um dieses Problem in der Quartus® Prime Pro Edition-Software Version 24.1 zu umgehen, kann Sie den Status rx_lane_current_state[i][1] anstelle des Status rx_ready[i](i>0) überwachen.

    Dieses Problem soll in einer zukünftigen Version der Quartus Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

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    Intel® Agilex™ FPGAs und SoC FPGAs

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