Artikel-ID: 000099552 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 21.08.2024

Warum erhalte ich während des Reset-Tests für die F-Tile Ethernet FPGA Hard IP-Variante für PAM4-Designs mit aktiviertem FEC nicht korrigierbare FEC-Fehler oder ein niedriges o_rx_pcs_ready-Signal?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei Verwendung einiger optischer Module kann es vorkommen, dass während des Reset-Tests für F-Tile Ethernet Intel FPGA Hard IP-Variante für PAM4-Links mit aktiviertem FEC nicht korrigierbare FEC-Fehler oder ein niedriges o_rx_pcs_ready-Signal angezeigt werden.

Lösung

Die Problemumgehung besteht darin, die Verbindungsabrechnungszeit für das Modul zu verstehen und die Verzögerung zu erhöhen, bevor die Verbindung überprüft wird. Möglicherweise müssen Sie einen weiteren Reset durchführen, um die Verbindung wiederherzustellen.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs

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