Warum gelingt es dem F-tile Serial Lite IV Intel® FPGA IP-Design mit PAM4-Modulation nicht, während der Simulation eine Verbindung herzustellen?

Aufgrund eines Problems in der Quartus® Prime Pro Edition-Software 24.2 und früheren Versionen kann es vorkommen, dass das F-Tile Serial Lite IV Intel FPGA IP-Design mit PAM4-Modulation in der Simulation nicht rx_link_up behauptet wird. Dies liegt daran, dass rx_cdr_lock nicht geltend gemacht wird, anfällt rx_pcs_ready nicht geltend gemacht wird. Dieser Fehler wird durch eine Fehlinterpretation von AIB-Master und -Slave verursacht, was zu einem Deskew-Fehler in den seriellen Daten im Soft-Reset-Controller führt.

Es ist keine Problemumgehung verfügbar.

• Dieses Problem tritt nur in der Simulation auf und wirkt sich nicht auf die Hardwaretestergebnisse aus.
• Dieses Problem verschwindet möglicherweise, wenn Sie die Simulation erneut ausführen. Dies liegt daran, dass der Simulator möglicherweise die zufällige Seed-Generierung unterstützt und einige Seeds diesen Fehler nicht erkennen.

Dieses Problem soll in einer zukünftigen Version der Quartus Prime Pro Edition-Software behoben werden.