Warum gelingt es dem F-tile Serial Lite IV IP-Design mit PAM4-Modulation nicht, während der Simulation eine Verbindung herzustellen?

Aufgrund eines Problems in der Quartus® Prime Pro Edition-Software 24.2 und früheren Versionen kann es vorkommen, dass das F-tile Serial Lite IV Intel FPGA IP-Design mit PAM4-Modulation die in der Simulation behauptete rx_link_up nicht erreicht. Dies liegt daran, dass rx_cdr_lock nicht geltend gemacht wird, was dazu führt, dass rx_pcs_ready nicht geltend gemacht wird. Dieser Fehler wird durch eine Fehlinterpretation von AIB-Master und -Slave verursacht, wodurch ein Deskew-Fehler in den seriellen Daten im Soft-Reset-Controller auftritt.

Es ist keine Problemumgehung verfügbar.

• Dieses Problem tritt nur in der Simulation auf und wirkt sich nicht auf die Hardwaretestergebnisse aus.
• Dieses Problem verschwindet möglicherweise, wenn Sie die Simulation erneut ausführen. Dies liegt daran, dass der Simulator möglicherweise die zufällige Seed-Generierung unterstützt und einige Seeds diesen Fehler nicht erkennen.

Dieses Problem wurde ab Version 24.3.1 der Quartus® Prime Pro Edition Software behoben.