Warum erhalte ich den Simulationsfehler "wr_data ist X" für die F-Tile Ethernet FPGA Hard IP mit aktivierter automatischer Aushandlung und Link-Training (AN/LT)?

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1 und 24.2 kann während der Simulation für F-Tile Ethernet FPGA Hard IP mit aktivierter automatischer Aushandlung und Link-Training (AN/LT) der Fehler "wr_data is X" angezeigt werden. Während der Simulation tritt dieser Fehler für die 25GE-1-Variante mit dem Beispieldesign "Nur MII PCS" Client-Schnittstelle auf.

Führen Sie die folgenden Schritte aus, um dieses Problem zu umgehen:

1. ) Navigieren Sie zum Ordner <your_design_path>/example_testbench
2. ) Öffnen Sie die Testbench-Datei "basic_avl_tb_top.sv"
3. ) Fügen Sie ~20us Verzögerung für die Aufhebung der Behauptung von "i_reconfig_reset" hinzu, wie unten gezeigt
   
4. ) Führen Sie die Simulation wie im Designbeispiel-Benutzerhandbuch beschrieben aus.

Dieses Problem wurde ab Version 24.3 der Quartus® Prime Pro Edition-Software behoben.