Warum können PCI Express*-Links in den ES-Geräten der Agilex™ 5 FPGA E-Reihe in der Quartus® Prime Pro Edition Software Version 24.2 durch Umschalten p0_pin_perst_n_i nicht zurückgesetzt werden?

Für einen PCIe-Link in einer Transceiver-Bank gibt es zwei Pins in den HVIO-Bänken mit einer optionalen Funktion als PCIe Platform Reset (PERST#) für den PCIe-Link in der Bank. Sie können PERST# mit einem der Reset-Pins verbinden. Der Reset-Pin, der nicht als PERST# verwendet wird, kann als generisches HVIO-Signal verwendet werden. Wenn beispielsweise Pin PIN_PERST_N_CVP_L1A_0 in Bank 5A mit PERST# für den PCIe-Link in Bank L1A verbunden ist, kann Pin PIN_PERST_N_CVP_L1A_1 in Bank 5B als generisches HVIO-Signal zugewiesen werden.

Aufgrund eines Problems in den ES-Geräten kann die PCIe-Verbindung nicht zurückgesetzt werden, wenn einer der beiden Reset-Pins als PERST# zugewiesen wird.

Für die Agilex™ 5 FPGA E-Serie in der aktuellen Quartus® Prime-Softwareversion müssen Sie sowohl p0_pin_perst_n_i - als auch p0_pin_perst_n_1_i-Ports der Position der Reset-Pins in HVIO-Bänken zuweisen, wie in der folgenden Tabelle gezeigt. Verbinden Sie PERST# mit einem der Reset-Pins. Der andere Reset-Pin, der nicht als PERST# verwendet wird, muss auf Platinenebene unverändert bleiben. Weisen Sie beispielsweise für einen PCIe-Link in der GTS-Bank L1B p0_pin_perst_n_i Pin PIN_PERST_N_CVP_L1B_0 und p0_pin_perst_n_1_i Pin PIN_PERST_N_CVP_L1B_1 zu. Wenn Sie PERST# mit PIN_PERST_N_CVP_L1B_0 verbinden, lassen Sie PIN_PERST_N_CVP_L1B_1 auf Board-Ebene schweben. Binden Sie den i_gpio_perst0_n-Port an Logic High.

Sie müssen den voreingestellten Anschlüssen in der Einstellungsdatei der Quartus® Prime Pro Software einen schwachen Pulldown zuweisen.

• set_instance_assignment -name WEAK_PULL_DOWN ON -to < p0_pin_perst_n_i Pin>
• set_instance_assignment -name WEAK_PULL_DOWN ON -to <p0_pin_perst_n_1_i Pin>
  

Dieses Problem wurde ab Version 24.3 der Quartus® Prime Pro Edition-Software behoben.