Die Quartus® Prime Pro Edition Software Version 24.2 bietet eingeschränkte Hardware-Unterstützung für Agilex™ 5 IPs oder Funktionen gemäß der folgenden Tabelle. Darüber hinaus sind die Gerätemodelle, Bitstreams und die Firmware für die Geräte noch nicht abgeschlossen.
Bekannte Probleme, die sich auf bestimmte Funktionen von Agilex™ 5 auswirken, können in der Artikelsuche der Agilex 5 Wissensdatenbank nachgelesen werden.
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Gerätefunktionen/IP |
IP/Funktionen, die in der Hardware für 24.2 nicht validiert wurden | |
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Transceiver |
GTS PMA/FEC Direkt PHY FPGA IP |
PCS Direktmodus |
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GTS Reset Sequencer FPGA IP | ||
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GTS-System-PLL-Taktfrequenzen FPGA IP | ||
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GTS-Transceiver-Toolkit |
FEC-Optionen | |
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Ethernet |
GTS Ethernet FPGA Hard-IP |
SyncE, MAC Features (SFC, PFC, CRC), Manuelle Anpassung |
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Client-Loopback in ED | ||
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40G Ethernet FPGA IP mit niedriger Latenz |
SyncE, MAC-Funktionen (SFC, PFC, CRC). | |
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Triple-Speed Ethernet FPGA IP |
Loopback auf MII/GMII, RGMII-Schnittstelle, Flusskontrolle, Align-Packet Header mit 32-Bit | |
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Ethernet-Toolkit |
Mehrere Instanzen ohne PTP | |
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Externes Loopback mit PTP | ||
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Pcie |
GTS AXI Streaming FPGA IP für PCI Express |
Beispieldesign, PTM |
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Interlaken |
GTS Interlaken FPGA IP |
IP nicht validiert in Hardware |
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JESD204 |
JESD204C GTS FPGA IP |
IP nicht validiert in Hardware |
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PHYLITE |
PHY Lite für parallele Schnittstellen FPGA IP |
IP nicht validiert in Hardware |
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HPS |
Prozessoren und Peripheriegeräte | |
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Video |
DisplayPort FPGA IO |
IP nicht validiert in Hardware |
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GTS DisplayPort Phy Altera FPGA IP |
IP nicht validiert in Hardware | |
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GTS HDMI FPGA IP |
IP nicht validiert in Hardware | |
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Prozessoren und Peripheriegeräte GTS SDI II FPGA IP |
IP nicht validiert in Hardware | |