Warum sind die Eingangsports eines RTL-Moduls an die Logik 0 gebunden, wenn es mit den F-Tile Referenz- und System-PLL-Taktfrequenzen FPGA IP-out_refclk_fgt- und out_systempll_clk-Ports verbunden ist, wenn RTL Analyzer im Sweep-Modus angeze...

Vor Quartus® Prime 23.3 (d. h. 23.2 und älter) bietet der RTL Viewer eine Möglichkeit, eine grafische Darstellung der Verbindungen zwischen Modulen auf Register Transfer Level (RTL) anzuzeigen. Mit der Version 23.3 hat Intel® die Design Netlist Infrastructure (DNI) als wesentliche Änderung an der Quartus Prime-Software eingeführt. Im Rahmen dieser Änderung umfasst die Analyse- und Ausarbeitungsphase eine Reihe von Prüfpunkten, d. h. "Elaborated", "Instrumented", "Constrained" und "Swept".

Dieses Problem tritt nur auf, wenn der RTL Analyzer im Swept-Prüfpunkt geöffnet wird. Die Ports werden verbunden, wenn der RTL Analyzer in anderen Modi (Elaborated, Instrumented oder Constrained) geöffnet wird.

Die out_systempll_clk ist am Ausgangsport der F-Tile Reference und System PLL Clocks FPGA IP nicht verbunden, da sich die System-PLL innerhalb der Kachel befindet. Daher befinden sich die Quell- und Senkenanschlüsse innerhalb der Kachel und sind für den Benutzer nicht sichtbar. Daher werden alle Verbindungen, die an diesen Port hergestellt werden, an Logik 0 gebunden.

Für den out_refclk_fgt-Port wird die Verbindung dafür über die Phase Support Logic Generation abgewickelt, in der ein Netz generiert wird, um die Verbindungen zur Kachel entsprechend herzustellen. Ebenso werden alle Verbindungen, die an diesen Port hergestellt werden, an Logik 0 gebunden, da die Verbindung für den out_refclk_fgt Port bereits mit der Kachel hergestellt ist.

Beispielsweise wird im F-Tile JESD204C FPGA IP-Designbeispiel der Ausgangsport ext_net_in_refclk_fgt_<port_num>_load_out der systemclk_f Instanz mit dem Eingangsport verbunden, der auf der jesd204c_f_ed_rx_tx_auto_tiles Instanz ext_net_in_refclk_fgt_6_load_in, wenn er im RTL Analyzer im Sweep-Modus angezeigt wird.

Referenz:

2.1.1.4. F-Tile-Referenz- und System-PLL-Takte IP

https://www.intel.com/content/www/us/en/docs/programmable/683372/22-2-6-0-0/f-tile-reference-and-system-pll-clocks-ip-35070.html

4.2.1. Referenz- und System-PLL-Takt für Ihr IP-Design

https://www.intel.com/content/www/us/en/docs/programmable/714307/22-2-3-0-0/reference-and-system-pll-clock-for-your.html

Benutzerhandbuch für Quartus® Prime Pro Edition: Designkompilierung
1.3. Entwerfen Sie die Netlist-Infrastruktur

https://www.intel.com/content/www/us/en/docs/programmable/683236/24-1/design-netlist-infrastructure.html

Hinweis: Standardmäßig sind die instrumentierten und eingeschränkten Prüfpunkte deaktiviert, können aber durch Aktivieren des RTL-Analyse-Debug-Modus aktiviert werden.

Um die Verbindungen anzuzeigen, können Sie beim Öffnen des RTL Analyzers den Checkpoint Elaborated, Instrumented oder Constrained verwenden. Die ausgearbeiteten und eingeschränkten Ansichten dienen dazu, die Verbindungen zu sehen, die in den RTL-Dateien hergestellt werden. Die Swept-Ansicht zeigt nur die Verbindungen, die für den Entwurf relevant sind. Alle Verbindungen, die nicht verwendet werden oder an einer Konstante hängen bleiben, werden in der Sweep-Ansicht entfernt. Weitere Informationen zu den einzelnen Kontrollpunkten finden Sie im Benutzerhandbuch der Quartus® Prime Pro Edition: Design Compilation.

Nachdem die Design-Netzliste durch Support Logic Generation verarbeitet wurde, werden diese Verbindungen vollständig innerhalb der Kachel und/oder über Kachel-Ports implementiert. Sie müssen sich also keine Gedanken über die fehlenden Verbindungen für die Ports in Ihrem Modul machen, die mit den F-Tile Reference und System PLL Clocks FPGA IP verbunden sind.