Artikel-ID: 000099113 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 27.06.2024

Welche schnellen Simulationsmakros sind für die Agilex™ 7 F-Tile Hard IP dokumentiert?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Diese KDB beschreibt die jüngsten Fortschritte in der Makroentwicklung zur Verbesserung der Simulationsgeschwindigkeit für die Agilex™ 7 F-Tile Ethernet-IPs. Sein Zweck ist es, die spezifischen Makros, die für verschiedene IPs gelten, und ihre Kompatibilität mit verschiedenen Versionen der Quartus® Prime Pro Edition-Software zu verdeutlichen.

Andere Makros, die bereits in bestehenden Dokumentationen, IP-Skripten oder Designbeispielen beschrieben sind, sollten unverändert weiter verwendet werden. In anderen Fällen sollten Sie sie nicht proaktiv zu Ihrem Design hinzufügen.

Lösung

Dieses Dokument bietet einen umfassenden Überblick und zeigt die Makros, die für jede IP gelten. Auf diese Weise können Sie schnell das geeignete Makro für Ihre Simulationsanforderungen identifizieren.

Schnelle Simulationsmakros für die Agilex™ 7 F-Tile Hard IP

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

Intel® Agilex™ FPGAs und SoC FPGAs der F-Reihe
Intel® Agilex™ FPGAs und SoC FPGAs der I-Reihe
Intel® Agilex™ FPGA Development Kit der F-Reihe
Intel® Agilex™ FPGA Development Kit der I-Reihe

1

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.