Beschreibung
Wenn Sie in der Quartus® Prime Pro Edition-Software das Portsignal der oberen Schicht wie folgt zum Port einer FPGA IP-Instanz invertieren:
Modul oben (
Eingang CLK,
Zurücksetzen des Eingangs,
...
);
nco inst ( .clk (clk), .reset_n (~reset) ... );
...
EndModule
Möglicherweise sehen Sie, dass das Signal am IP-Port, das vom Signalabgriff erfasst wird, mit dem Portsignal der oberen Schicht identisch bleibt. Es ist keine Signalinversion aufgetreten.
Die Ausgabe der Instanz funktioniert wie erwartet, nachdem das Zurücksetzen der oberen Schicht aufgehoben wurde.
Lösung
Dies liegt daran, dass in der Synthesephase das Invertieren innerhalb des FPGA IP mit dem Invertieren außerhalb des FPGA IP zusammengeführt wurde und beide optimiert wurden.