Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1 läuft die Simulation des F-Tile DisplayPort FPGA IP-Designbeispiel länger als 24 Stunden, bevor die Meldung "Simulation hängt" fehlschlägt.
Um dieses Problem zu umgehen, ändern Sie die Datei simulation/rtl/tx_phy/dp_gxb_tx/agi_dp_tx_reconfig.sv wie unten fett dargestellt.
FSM_SRC_OUT_RESET9:
anfangen
dp_sip_tx_NIOS_pause_request <= {MAX_LANE_COUNT{1'b0}};
if (!dp_sip_tx_NIOS_pause_grant_sync)
fsm_state <= FSM_END;
Ende
FSM_END:
anfangen
Wenn (!(|dp_sip_tx_reset_control_ack_sync))
anfangen
dp_sip_tx_reset_control_select <= {MAX_LANE_COUNT{1'b0}};
fsm_state <= FSM_IDLE;
Ende
Ende
Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.