Warum funktioniert das Designbeispiel für Arria® 10, Cyclone® 10 und Stratix®10 HDMI FPGA IP Design Example nicht, wenn die Auflösung vom FRL- in den TMDS-Modus umgeschaltet wird?

Aufgrund eines Problems im Arria® 10, Cyclone® 10 und Stratix®10 HDMI FPGA IP-Designbeispiel bei Verwendung der Quartus® Prime Pro Edition Software v24.1 und früher werden Sie rx_is_lockedtodata Umschalten beobachten, wenn FRL in den TMDS-Modus wechselt, wenn Sie das HDMI FPGA IP-Designbeispiel verwenden.

Um dieses Problem zu umgehen, ändern Sie die mr_rx_rcfg_ctrl.v wie unten fett dargestellt.

timeout_cntr_reset <= (current_state == LEERLAUF) ||
((current_state == RECONFIG_PLL_TMDS) && rxpll_tmds_rcfg_done) ||
((current_state == WAIT_PLL_TMDS_LOCKED) && rxpll_tmds_locked && rxphy_analogreset_ack) ||
((current_state == RECONFIG_RXPHY) && rxphy_rcfg_done) ||
((current_state == WAIT_RXPHY_READY) && rxphy_ready) ||
((current_state == WAIT_RXCORE_LOCKED) && (rxcore_locked)) ||
((current_state == RXCORE_IS_LOCKED) && (rxcore_locked));

Dieses Problem wird in einer zukünftigen Version der Quartus® Prime Pro Edition Software behoben.