Wie verbinde ich den F-Tile Reference und System PLL Clock IP out_coreclk_#i Port mit einem IOPLL FPGA IP Referenztakteingang in Agilex 7™ FPGA-Geräten?

Es besteht keine dedizierte Verbindung vom F-Tile Reference and System PLL Clock IP out_coreclk_#i Port zu einem IOPLL FPGA IP Referenztakteingang in Agilex™ 7-Geräten.

Möglicherweise wird eine Fehlermeldung wie diese angezeigt, wenn Sie einen F-Tile Reference and System PLL Clock IP out_coreclk_#i Port direkt mit einem IOPLL FPGA IP Referenztakteingang verbinden.

Fehler (14566): Der Monteur kann 1 Peripheriekomponente(n) aufgrund von Konflikten mit bestehenden Randbedingungen (1 HSSI_PLDADAPT_RX(s)) nicht platzieren. Beheben Sie die in den Untermeldungen beschriebenen Fehler und führen Sie den Fitter erneut aus. Die Intel FPGA Knowledge Database kann auch Artikel mit Informationen darüber enthalten, wie dieser Fehler bei der Platzierung der Peripherie behoben werden kann. Fehler (175020): Der Fitter kann logische HSSI_PLDADAPT_RX nicht in den Bereichen (11, 65) bis (11, 67) platzieren, auf die er beschränkt ist, da es in der Region keine gültigen Positionen für Logik dieses Typs gibt.

Info(14596): Informationen über die fehlerhafte(n) Komponente(n):

Info(175028): Die HSSI_PLDADAPT_RX Namen: FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21

...

Um den F-Tile-Referenz- und System-PLL-Takt-IP-out_coreclk_ #i-Port mit einem IOPLL- FPGA IP-Referenztakteingang zu verbinden, können Sie wie folgt vorgehen.

1. Teilen Sie das F-Tile-Referenz- und System-PLL-Takt-IP-out_coreclk_#i-Signal in rtl durch zwei.
2. Verbinden Sie das RTL Divided out_coreclk_#i Signal mit einem Clock Control FPGA IP-Puffer
3. Verbinden Sie den Ausgang des Clock Control FPGA IP-Puffers mit dem IOPLL- FPGA IP-Referenztakteingang.

Im folgenden Beispiel wird out_coreclk_2 einer F-Tile-Referenz- und System-PLL-Takt-IP mit einem IOPLL-FPGA-IP-Referenztakt verbunden.

ref_sys_pll_clk_i0 : Komponente ref_sys_pll_clk

Portplan (

out_systempll_synthlock_0 => out_systempll_synthlock_0,

out_systempll_clk_0 => out_systempll_clk_0,

out_refclk_fgt_2 => out_refclk_fgt_2,

in_refclk_fgt_2 => in_refclk_fgt_2,

out_coreclk_2 => out_coreclk_2);

Prozess(out_coreclk_2)

Beginnen

Wenn rising_edge(out_coreclk_2), dann

out_coreclk_2_2<= nicht out_coreclk_2_2;

Ende, wenn ;

Prozess beenden;

clkctrl_i0 : Komponente clkctrl

Portplan (

inclk => out_coreclk_2_2,

clock_div1x => clkctrl_outclk);

iopll_i0 : Komponente IOPLL

Portplan (

refclk => clkctrl_outclk,

gesperrt = > offen,

RST => ninit_done(0),

outclk_0 => iopll_outclk_0);