Artikel-ID: 000098931 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 31.05.2024

Warum verwirft Multi Channel DMA FPGA IP für PCI Express* von H-Tile signifikant Pakete, wenn Avalon-ST Packet Generate/Check Designbeispiel ausgeführt wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition

    • CentOS 8

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1 und früher, kann es vorkommen, dass TLP-Pakete beim Ausführen von Avalon-ST Packet Generate/Check Design Example of Multi Channel DMA FPGA IP for PCI Express* for H-Tile erheblich verworfen werden, wenn die Nutzlastgröße auf 64/128 Byte pro Deskriptor festgelegt ist.

    Lösung

    Um dieses Problem zu umgehen, legen Sie beim Ausführen des Tests die Nutzlastgröße größer als 128 Byte für die DMA-Übertragung im Kommandium wie folgt für die Option -p fest.

    ./perfq_app -b 0000:98:00.0 -p 256 -d 1 -c 8 -a 8 -l 25 -z -n

    Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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