Dieser Fehler besagt, dass der Monteur weder 1 SM_HSSI_PLD_CHNL_DP noch 1 IPFLUXTOP_UXTOP_WRAP platzieren kann, und tritt aufgrund einer Überlastung gemeinsamer Taktressourcen zwischen den HSSI-zu-Kern-Takten einer GTS-Eck-Transceiverbank und einigen Pins der benachbarten HVIO-Bank auf.
In der Agilex™ 5-Architektur verfügt jeder Kanal in der GTS-Transceiverbank über 4 Multiplexer, die jeden der tx_clkout-, tx_clkout2-, rx_clkout- und rx_clkout2-Taktausgänge zur Core-Fabric passieren können. Wenn alle 4 dieser Taktausgänge aktiviert sind, werden alle 4 Multiplexer verwendet und somit verbleiben keine verfügbaren Multiplexer.
Diese Multiplexer werden auch mit bestimmten Pins der benachbarten HVIO-Bänke geteilt, nämlich den PLL Refclk 1- und PLL Refclk 2-Pins, den SourceSync Clk1- und SourceSync Clk2-Pins sowie den IOPLL-Ausgängen der HVIO-Bank.
Das Problem tritt auf, wenn alle 4 Transceiver-Taktausgänge aktiviert sind und auch 1 oder mehr der oben aufgeführten HVIO-Pins verwendet werden. Dies würde bedeuten, dass 5 oder mehr Taktleitungen aktiviert sind und nur 4 Muxes verfügbar sind, was zu diesem Überlastungsproblem führt.
Dieses Problem betrifft nur GTS-Transceiver-Banken, die direkt an eine HVIO-Bank angrenzen.
Hierbei handelt es sich um eine Geräteeinschränkung. Daher gibt es keine Lösung.
Die einzige Möglichkeit, dieses Problem zu umgehen, besteht darin, die Mux-Verwendung auf 4 zu begrenzen, indem entweder der Transceiver-Takt auf die Kernausgänge reduziert oder ein anderer HVIO-Pin oder eine andere HVIO-Bank verwendet wird.