Beschreibung
Diese Fehlermeldung kann während der Analyse- und Synthesephase angezeigt werden, wenn ein Design, das Serial Flash Loader FPGA IP enthält, von der Quartus™ Prime Standard Edition Software Version 20.1 und früher auf eine neuere Version der Quartus™ Prime Standard Edition Software migriert wird. Dies liegt daran, dass die Codeänderungen in der generierten Verilog HDL-Designdatei (alt_sfl_enhanced.v) des Serial Flash Loader FPGA IP erfordern, dass das Modul altclkctrl im Design instanziiert wird.
Lösung
Führen Sie einen der folgenden Schritte aus, um dieses Problem zu umgehen:
- Aktualisieren Sie den Serial Flash Loader FPGA IP mit der Funktion "Upgrade IP Components".
Oder
- Instanziieren Sie die ALTCLKCTRL FPGA IP und fügen Sie sie dem Design hinzu.