Warum wird die QSF-Zuweisung nach dem IP-Upgrade in der Quartus® Prime Pro Edition Software Version 24.1 neu geordnet?

Da FPGA Intellectual Property (IP)-Lösungen den Nios® V Prozessor für FPGA für Nios II Prozessor für FGPA aus der Quartus® Prime Pro Edition Software Version 24.1 ersetzt haben, kann es vorkommen, dass die QSF-Zuweisungen in Ihrem Projekt nach einem IP-Upgrade auf die Quartus® Prime Pro Edition Software Version 24.1 neu geordnet werden können, was zu einer Timing-Verletzung nach dem Upgrade führt.

Liste der betroffenen IP-Adressen:

1. H-Tile Hard IP Ethernet-Intel FPGA IP (Beispieldesign)
2. E-tile Hard IP Ethernet Intel FPGA IP (Beispieldesign)
3. E-Tile Hard IP Agilex™ 7 Designbeispiel
4. F-tile Dynamic Reconfiguration Suite FPGA IP
5. 100G Ethernet Stratix® 10 FPGA IP mit niedriger Latenz
6. 25G Ethernet Stratix® 10 FPGA IP
7. E-Tile 40G Ethernet FPGA IP mit geringer Latenz
8. 50G Ethernet FPGA IP Designbeispiel mit niedriger Latenz (Stratix® 10 Geräte)
9. Stratix® 10 10GBASE-KR PHY IP
10. E-Tile Dynamische Rekonfiguration FPGA IP-Designbeispiel
11. Stratix® 10 10GBASE-KR PHY IP
12. Ethernet-Subsystem FPGA IP
13. Arria® 10 Transceiver Native PHY
14. SDI II FPGA IP (Gilt nur für Designbeispiel)
15. HDMI FPGA IP (gilt nur für Design-Beispiel)
16. DisplayPort FPGA IP (gilt nur für Design-Beispiel)
17. F-Tile im Design enthalten

Es ist ein Patch zur Behebung dieses Problems für die Quartus® Prime Pro Edition Software Version 24.1 verfügbar.
Laden Sie Patch 0.14 über den entsprechenden Link herunter und installieren Sie ihn.

• Laden Sie Patch 0.14 für Windows (quartus-24.1-0.14-windows.exe) herunter
• Laden Sie Patch 0.14 für Linux herunter (quartus-24.1-0.14-linux.run)
• Readme-Datei für Patch 0.14 herunterladen (quartus-24.1-0.14-readme.txt)

Dieses Problem wurde ab Version 24.2 der Quartus Prime Pro Edition-Software behoben.