Für einen PCIe-Link in einer Transceiver-Bank gibt es zwei Pins in HVIO-Bänken mit optionaler Funktion als Pin Perst für den PCIe-Link.
Sie können PERST# mit einem der Reset-Pins verbinden. Für den Reset-Pin, der nicht als PERST# verwendet wird, kann er als generisches HVIO-Signal verwendet werden.
Wenn beispielsweise Pin PIN_PERST_N_CVP_L1A_0 in Bank 5A als PERST# für den PCIe-Link in Bank L1A zugewiesen ist, kann Pin PIN_PERST_N_CVP_L1A_1 in Bank 5B als generisches HVIO-Signal zugewiesen werden.
Aufgrund eines Problems in den ES-Geräten kann die PCIe-Verbindung nicht zurückgesetzt werden, wenn einer der beiden Reset-Pins als PERST# zugewiesen wird.
Um dieses Problem zu umgehen, verbinden Sie PERST# mit dem i_gpio_perst0_n-Port des GTS AXI Streaming FPGA IP für PCI Express und binden Sie den p0_pin_perst_n_i-Port an Logic High. Weisen Sie den i_gpio_perst0_n-Port einer der Reset-Pins in der entsprechenden HVIO-Bank zu. Die anderen Reset-Pins, die nicht als PERST# verwendet werden, können als generisches HVIO-Signal angeschlossen werden. Der i_gpio_perst0_n gibt PCIe HIP- und GTS-Transceiver erst dann vom Reset frei, wenn FPGA in den Benutzermodus wechselt. Daher wird CvP nicht unterstützt und erreicht möglicherweise nicht innerhalb von 100 ms nach der PERST#-Deaktivierung während des Kaltstarts den Zustand Gen 1/2 L0.
In einer zukünftigen Version der Quartus Prime Pro Edtion-Software können Sie PERST# mit dem p0_pin_perst_n_i-Port verbinden (einer der Reset-Pin-Positionen in der HVIO-Bank zuweisen). Der andere Reset-Pin im HVIO kann jedoch nicht an die Leiterplatte angeschlossen werden. Diese Einschränkungen werden in Produktionsgeräten behoben.