Artikel-ID: 000098675 Inhaltstyp: Errata Letzte Überprüfung: 13.06.2025

Warum ist TXPLL oder CDR nicht in der Lage, eine Sperre zum Referenztakt für Agilex™ 5 FPGA-Designs zu erreichen, bei denen GTS-Transceiver und HPS EMIF aktiviert sind, wenn Bitstream verwendet wird, der in der Quartus® Prime Pro Edition So...

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

In den Agilex™ 5 FPGA-Designs, die HPS EMIF und IPs mit GTS-Transceivern ermöglichen, kann die TX PLL oder CDR des GTS-Transceivers nicht an ihren Referenztakt gebunden werden. Dies ist auf ein Problem in den Softwareversionen 23.4.1 und 24.1 der Quartus® Prime Pro Edition Software zurückzuführen, bei dem der Referenztakt-Mux falsch eingestellt wird. In Designs mit IPs, die GTS-Transceiver nur ohne aktiviertes HPS EMIF verwenden, kann der GTS-Transceiver TX PLL oder CDR eine Sperre auf den Referenztakt erreichen.

Lösung

Es ist ein Patch zur Behebung dieses Problems für die Quartus® Prime Pro Edition Software Version 24.1 verfügbar. Laden Sie Patch 0.08 über den entsprechenden Link unten herunter und installieren Sie ihn.

Dieses Problem wurde ab Version 24.3 der Quartus® Prime Pro Edition-Software behoben.

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