Artikel-ID: 000098667 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.05.2025

Warum zeigt der Bericht zur IO-Banknutzung in der Quartus® Prime Pro Edition Software, dass bei der Verwendung von Stratix® 10-FPGA-Geräten ein VREF für Banken mit differenziellen SSTL/HSTL-Eingängen erforderlich ist?

Umgebung

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1 und früher zeigt die IO-Bank-Verwendung bei der Verwendung von Stratix® 10 FPGA Geräten, dass eine VREF für Banken erforderlich ist, die differenzielle SSTL/HSTL-Eingänge, aber keine single-ended SSTL/HSTL-Eingänge enthalten.

Lösung

Differentielle SSTL/HSTL-Eingänge erfordern keine externe VREF, so dass Sie dies für Banken mit differentiellen SSTL/HSTL-Eingängen und ohne single-ended SSTL/HSTL-Eingänge ignorieren können.

Dieses Problem wurde ab Version 24.3 der Quartus® Prime Pro Edition Software behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.