Warum sehe ich den Checker-Fehler während der Simulation von Interlaken (2nd Generation) FPGA IP-Designbeispiel für VHDL-Varianten, die auf Agilex™ 7-Geräte mit ModelSim SE 2023.4 oder Questa*- FPGA Edition abzielen?

Während der Simulation des Interlaken (2nd Generation) FPGA IP Designbeispiels für VHDL-Varianten, die auf Agilex™ 7 Geräte mit ModelSim SE 2023.4 oder Questa*- FPGA Edition abzielen, wird möglicherweise die folgende Fehlermeldung angezeigt.

# ________________________________________________________________# 	 INFO: Beginnen Sie mit der Übertragung von Paketen
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time:            329910000 Checker Error Count          1
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# 	 INFO: Stop transmitting packets
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# 	 INFO: Paketstatistik
wird überprüft# __________________________________________________________
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# Zeit:            344203333 Anzahl         der Checker-Fehler 25
# 		 CRC24 gemeldete Fehler:      0
# 		 Übertragene SOPs:         100
# 		 Übertragene EOPs:         100
# 		 Empfangene SOPs:            100
# 		 Empfangene EOPs:            100
# 		 ECC-Fehleranzahl:            0
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# 	 INFO: Test fehlgeschlagen# 
 
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Um dieses Problem zu umgehen, verwenden Sie bitte ModelSim SE 2023.2.

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.