Artikel-ID: 000098631 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 29.11.2024

Warum zeigt der Synopsys VCS*-Simulator Paketverluste im RX-Datenpfad an, wenn das F-Tile Low Latency Ethernet 10G MAC FPGA IP-Designbeispiel mit aktiviertem IEEE 1588v2 simuliert wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 23.4, dem F-Tile Low Latency Ethernet 10G MAC FPGA IP Designbeispiel für die Variante 10M/100M/1G/2.5G/5G/10G (USXGMII) Ethernet mit aktiviertem IEEE 1588v2 zeigt der Synopsys VCS*-Simulator einen Paketverlust im RX-Datenpfad aufgrund von Fehlern im internen Pfad an, der auf den RX-Datenpfad-FIFO-Überlauf zurückzuführen ist.

    Lösung

    In Version 23.4 gibt es keine Problemumgehung für dieses Problem.

    Dieses Problem soll in der zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

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    Intel® Agilex™ FPGAs und SoC FPGAs

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