Warum sehe ich unerwartete Durchsatzergebnisse, wenn ich das F-Tile Triple-Speed Ethernet FPGA IP Designbeispiel ausführe?

Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 24.1, dem F-Tile Triple-Speed Ethernet FPGA IP Designbeispiel für das 10/100/1000 Ethernet MAC Designbeispiel mit 1000BASE-X/SGMII 2XTBI PCS mit F-Tile FGT Transceiver-Variante müssen die ff_tx_clk und ff_rx_clk auf 100 MHz für 32 Bit FIFO eingestellt werden. Dieses Update wurde jedoch nicht in den TCL-Skripts widergespiegelt, die für die Durchsatzberechnung verwendet werden. Folglich können unerwartete Diskrepanzen bei der Berechnung des Durchsatzes auftreten, wenn das F-Tile Triple-Speed Ethernet FPGA IP Designbeispiel für das 10/100/1000 Ethernet MAC Designbeispiel mit 1000BASE-X/SGMII 2XTBI PCS mit F-Tile FGT Transceiver-Variante ausgeführt wird.

Führen Sie die folgenden Schritte aus, um dieses Problem in Version 24.1 der Quartus® Prime Pro Edition-Software zu umgehen:

1. Wechseln Sie in das Verzeichnis <Designbeispiel-Projektverzeichnis>/hardware_test_design/hwtest/agx/2xtbi_pma/traffic_controller/mon
2. Öffnen Sie die Datei mon_inc.tcl in einem geeigneten Texteditor.
3. Ändern Sie die folgende Zeile [Zeile 90] in der tcl-Datei.

VON:

set THRUPUT [format %2.2f [expr {1.25*$SUMBYTES/$SUMCYCLES}]]

AN:

set THRUPUT [format %2.2f [expr {1.00*$SUMBYTES/$SUMCYCLES}]]

4. Speichern Sie die Datei.

5. Führen Sie das Designbeispiel in Hardware aus, indem Sie die geänderten Skriptdateien in der Systemkonsole verwenden.

Dieses Problem soll in einer zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.