Artikel-ID: 000098507 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 07.12.2024

Warum sehe ich eine Nichtübereinstimmung der Lesedaten im clk_tx_div_khz Register, wenn ich die F-Tile Ethernet FPGA Hard IP simuliere, indem ich die Option ETH_SIM_SPEED aktiviere?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition-Software Version 24.1 kann es zu einer Nichtübereinstimmung der Lesedaten in clk_tx_div_khz Register kommen, wenn die F-Tile Ethernet FPGA Hard IP mit aktivierter ETH_SIM_SPEED Option simuliert wird.

    Dieses Problem tritt nicht in der Simulation auf, wenn die ETH_SIM_SPEED Option nicht aktiviert ist, und es tritt nicht mit Hardware auf.

    Lösung

    Dieses Problem soll in der zukünftigen Version der Quartus® Prime Pro Edition-Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Agilex™ FPGAs und SoC FPGAs

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